расположенная в ячейке на пересечении этого столбца и строки с координатами 11, определяется при наборе входных переменных A=1, B=1, C=0, D=1.

Если на указанном наборе переменных функция равна единице, то ее СНДФ

обязательно содержит элементарное произведение A B C D , принимающее на этом наборе единичное значение. Таким образом, ячейки карты Карно, представляющие функцию, содержат столько единиц, сколько элементарных произведений содержится в ее СНДФ, причем каждой единице соответствует одно из элементарных произведений.

Координаты строк и столбцов в карте Карно следуют не в естественном порядке возрастания двоичных кодов, а в порядке 00, 01, 11, 10. Изменение порядка следования наборов сделано для того, чтобы соседние наборы были соседними в геометрическом смысле.

Рассмотрим процесс минимизации на примере функции, заданной следующим логическим уравнением:

f(A,B,C,D) B C D A B D B C D A B C A C D B C D A B C A B C.

Представим эту функцию в СДНФ:

f B C D (A A) A B D (C C) B C D (A A)

A B C (D D) A C D (B B)

B C D (A A) A B C (D D) A B C (D D) A B C D A B C D A B C D

A B C D A B C D A B C D A B C D A B C D A B C D A B C D A B C D.

Ниже изображена карта Карно, соответствующая рассматриваемой функции, см. рис.

4.2.

									Минтермы										функции							образуют в		карте				четыре группы -											,	A				, D ,
																																						A		B		C			B		C
(							B C) .
		A
																00						B 01					A B 11	A			10
											A			B							A									B
								00												0							0						(A				)
C					D							1																	1							C
																																		B
				D 01											1					1							1		1
	C
																																		(D)
C D 11															1								1				1	1
C									10						0								1				0	0
							D
									(									)			(			B		C)
										A			B				C						A

Рис. 4.2. Карта Карно

Таким образом, получим

f A B C A B C A B C D B C (A A) A B C D

B C A B C D

Но надо иметь в виду, что в общем случае функция может иметь несколько минимальных форм.

4.2. Электронные технологии логических элементов ЭВМ

63

Электронные технологии и элементы, на основе которых создавались ЭВМ, многократно изменялись. Первое поколение ЭВМ строилось на электронных лампах, второе - на дискретных полупроводниковых приборах (диодах и триодах - транзисторах), следующие поколения - на интегральных полупроводниковых схемах.

Изменялись электронные полупроводниковые элементы по виду используемых элементов, типу связей между транзисторами. В частности, использовались следующие системы элементов:

резисторно - диодные;

резисторно - транзисторные;

ферритотранзисторные;

диоднотранзисторные;

транзисторнотранзисторные.

Наиболее широкое распространение в современных интегральных схемах полупили транзисторно-транзисторные системы элементов (ТТЛ – транзисторно-транзисторная логика), в которых роль резисторов и диодов выполняют транзисторы с фиксированными напряжениями на своих электродах. В этой системе обеспечивается полная однородность структуры микросхемы – они содержат только транзисторы, что облегчает технологию их изготовления

[8, 12, 14, 15].

Архитектура, используемых в ЭВМ транзисторов также изменялась:

Вмашинах второго поколения применялись биполярные германиевые и кремневые pnp-

иnpn- транзисторы;

Винтегральных схемах применяются униполярные полевые МОП – транзисторы

(МОП- металл-оксид-полупроводник, или MOS – Metal-Oxide-Semiconductor).

Полевые транзисторы имеют три электрода, см. рис. 4.3.

затвор (аналог базы биполярных транзисторов);

исток (аналог эмиттера);

сток (аналог коллектора).

Затвор электрически изолирован от прочих электродов пленкой оксида кремния,

управляет протеканием тока между истоком и стоком не путем диффузии электронов (как в npn

– транзисторах) или дырок (как в pnp - транзисторах), а создаваемым им электростатическим полем. Поэтому МОП – транзисторы и называют полевыми.

Униполярные транзисторы имеют большее быстродействие, нежели биполярные, так как механизм их работы не связан с медленными диффузионными процессами. Элементы транзистора размещены на плоской кремниевой подложке, см. рис. 4.3.

Затвор Изолятор

Исток

У

Сток

Х

Рис. 4.3. Структура полевого транзистора

Изменялась и архитектура систем логических элементов. Полевые транзисторы имеют несколько разновидностей:

nМОП;

рМОП;

МОП с дополнительной симметрией (КМОП – транзисторы -комплементарная структура металл-оксид-полупроводник, CMOS – Complementary Metal Oxide Semiconductor).

64

Первоначально полевые транзисторы назывались МДП-транзисторами (металл– диэлектрик-проводник), но, поскольку в качестве диэлектрика стал использоваться оксид кремния, их переименовали в МОП транзисторы. Но, вероятно, в ближайшее время придется вернуться к их первоначальному названию, ибо в качестве изолятора начинает использоваться другой более эффективный диэлектрик, обладающий меньшей, чем оксид, диэлектрической проницаемостью и тем самым создающий меньшие величины паразитных емкостей между электродами [14].

Транзисторы nМОП и рМОП по отношению к источнику питания называются последовательно включенными, а по отношению к выходному сигналу – параллельно включенными. Поскольку затворы nМОП или рМОП транзисторов включены параллельно, всегда один из этих транзисторов оказывается включенным, а другой — выключенным, и энергопотребление и выходное сопротивление КМОП-схемы будет малым (небольшой ток будет протекать только в переходных режимах транзисторов). Затвор транзистора электрически изолирован от истока и стока, управление осуществляется электростатическим полем, поэтому входное сопротивление у полевых транзисторов очень большое.

Это обстоятельство создает удобство соединений КМОП-схем между собой и обеспечивает устойчивость их работы. КМОП-схемы имеют меньшее энергопотребление чем биполярные транзисторы и другие типы полевых транзисторов, могут более плотно упаковываться; созданные на их основе интегральные схемы могут использоваться в более миниатюрном масштабе микротехнологий.

Внастоящее время КМОП-транзисторы применяются и в системах оперативной памяти

ифлэш-памяти. В модулях оперативной памяти для хранения одного бита информации используется конденсатор. Величина заряда этой емкости определяет хранимый бит: наличие заряда – «0», отсутствие заряда – «1».

ВКМОП-транзисторах флэш-памяти для обеспечения энергонезависимости под затвором помещен еще один, так называемый плавающий затвор, см. рис. 4.4. Плавающий затвор имеет металлизацию (пленку из арсенида галлия, хрома, никеля, вольфрама и др.) для создания на границе раздела между металлом и полупроводником потенциального барьера Шотки, позволяющего хранить заряд конденсатора длительное время.

Изготавливаются интегральные схемы с МОП-транзисторами по планарной технологии. На поверхность пластины из полупроводника (кремния) наносится защитный слой диэлектрика (обычно - диоксид кремния), в котором методами фотолитографии вскрывают микроокна. Поверх слоя диэлектрика наносится металлическая пленка, имеющая в окнах контакт с поверхностью полупроводника. Через окна для создания электронно-дырочных переходов нужной (n- или р-) полярности проводится диффузия материалов-доноров или акцепторовэлектронов. Так как кремний – четырехвалентный химический элемент, то для образования р- областей используются трехвалентные материалы (бор, галлий, алюминий), а для создания n- областей - пятивалентные материалы (сурьма, мышьяк, фосфор).

Затвор	Изолятор	Плавающий
		затвор

Исток

Сток

Рис. 4.4. Структура элемента флэш-памяти

Перспективной является разработанная в университете Буффало технология использования «самоорганизующихся» химических веществ – материалов с микроскопическими структурами («квантовыми точками») при изготовлении полупроводниковых приборов [14, 20]. По данным исследователей [14, 16-20], в названных веществах даже при комнатной температуре самопроизвольно происходит реакция,

65

приводящая к созданию регулярных микроскопических структур с ячейками диаметром 0,04 мкм.

Параметры транзисторов зависят от масштаба технологического процесса их изготовления (масштаба технологии), который непрерывно совершенствуется. Сейчас используются технологии 0,09-0,045 мкм.

Уменьшение размеров транзисторов повышает плотность их размещения, уменьшает паразитные индуктивности и емкости электродов, и позволяет повысить рабочую частоту микросхемы. Но при этом миниатюризация транзисторов (в ряде толщина изолирующих слоев в транзисторе сопоставима с размерами атомов) приводит к росту паразитных токов утечки, что, в свою очередь, повышает энергопотребление и снижает устойчивость работы схемы. Снижение напряжения питания схемы уменьшает разогрев схем только частично, а мощность токов утечки может достигать сотен ватт.

Уменьшение токов утечки достигается следующими способами:

использованием медных проводников (вместо имеющих большее удельное электрическое сопротивление алюминиевых);

применение технологии напряженного кремния (при увеличении расстояния между атомами кристаллической решетки уменьшается удельное электрическое сопротивление).

Логические операции «И», «НЕ», «ИЛИ» довольно просто технически выполняются на любых системах элементов. Простейшие принципиальные электрические схемы «ИЛИ», «И» на резисторно-диодных элементах и схема «НЕ» на биполярных транзисторах показаны на рис. 4.5, а, б, в соответственно.

Пояснения к схеме «ИЛИ»: положительный импульс на выходе возникает при появлении положительного импульса на любом (а, b, с) входе, так как внутреннее сопротивлении диода в прямом направлений мало (много меньше R).

Пояснения к схеме «И»: положительный импульс на выходе возникает только при одновременном наличии положительных импульсов на всех трех (а, b, с) выходах. При отсутствии хотя бы одного входного импульса соответствующий ему диод будет открыт и замкнет питающее напряжение +Е через внутренние сопротивления диода и источника входного сигнала (они много меньше R) на «землю».

Пояснения к схеме «НЕ»: при подаче на вход (базу) npn-транзистора положительного импульса триод откроется и на выходе (коллекторе) напряжение с высокого снизится практически до нуля.

Реализация «ИЛИ», «И», «НЕ» на основе уникальных операторов используется при логическом синтезе вычислительных схем, ибо для базовых операторов процедуры формализованного логического синтеза разработаны наиболее подробно конструктивно.

f=a+b+c

f=abc

+E

a

a

D

D1

f a

b

b

a

D

R

D2

c

D

c

D3

+E

а)

б)

в)

Рис. 4.5. Простейшие принципиальные электрические схемы «ИЛИ», «И», «НЕ»

Среди многих элементарных схем в компьютере наибольшее распространение получила схема триггера – статического запоминающего и логического элемента.

На триггерах строятся системы статической памяти, регистры, счетчики, делители частоты и еще множество других компьютерных схем.

66

Триггер – элемент, который может находиться в одном из двух устойчивых состояний, условно именуемых состояниями «0» и «1». Триггер имеет два выходы:

выход «0» (иногда именуемый q -выходом);

выход «1» (именуемый иногда q -выходом).

Если триггер находится в состоянии «0», то у него на выходе q «высокое» напряжение (порядка нескольких вольт или меньше), на выходе q «низкое» (нулевое) напряжение, если

триггер находится в состоянии «1», то напряжения распределены наоборот. Триггера могут иметь раздельные входы:

R (Reset) – вход установки «0»;

S (Set) – вход установки «1».

Каждый вход устанавливает триггер в соответствующее состояние, такие триггеры называют R-S – триггерами. Триггеры могут иметь счетный вход Т (релаксатор), очередной импульс «1» входе изменит состояние триггера. Такие триггеры называют Т-триггерами.

Триггер, установленный в какое либо состояние, сохраняет его до тех пор, пока импульс, поданный на один из входов, не изменит это состояние.

Логические схемы R-S и Т-триггера показаны на рис. 4.6.

S
			q		S					q
	Т						Т
					T
R			q							q
		а)								б)
			Рис. 4.6. Логические схемы R-S (а)					и Т - триггера (б)

Принципиальная электрическая КМОП-схема R-S – триггера, выполненного по транзисторно-транзисторной технологии, показана на рис. 4.7. Для установки триггера в состояние «1» необходимо подать импульс или высокое напряжение на точку (S,q).

Этот сигнал пойдет на затворы транзисторов Т2 и Т4. Транзистор Т2 с каналом n типа откроется, а транзистор Т4 с каналом р типа закроется. Напряжение на стоке транзистора Т2

(точка R, q ) станет низким. Низкое напряжение пройдет на затворы транзисторов Т1 и Т3.

Транзистор Т1 с каналом n типа закроется, а транзистор Т3 с каналом р типа откроется. На стоке транзистора Т1 появится высокое напряжение, которое пройдет на затворы транзисторов

Т1 и Т4 и будет поддерживать состояние «1» триггера до тех пор, пока на вход ( R, q ) не

поступит импульс или высокое напряжение.

Информация с триггера считывается с его выходов путем опроса их через схемы AND («И»). Если на выходе, который подключен к одному входу схемы AND, высокое напряжение, то сигнал опроса пройдет, и будет нести информацию о состоянии триггера.

Триггеры используют при организации запоминающих регистров и счетчиков. При этом в регистрах обычно используют триггеры с раздельными входами, а в счетчиках – со счетными.

67

+E

T3 T4

S, q

R, q

T1 T2

Рис. 4.7. Электрическая КМОП-схема R-S – триггера, выполненного по транзисторнотранзисторной технологии

Логическая схема трех разрядного регистра с вентилями (схемами AND) для ввода и считывания информации показана на рис. 4.8.

68

	&				A1
		&			A2
			&
					A3
				&	A4
Считывание	q	q	q	q
T		T	T	T

			T1		T2	T3	T4
S1 R1			S2 R2		S3 R3		S4 R4

Рис. 4.8. Логическая схема регистра

В каждом i-м разряде регистр содержит R-S – триггер Тi и подключенную к нему для считывания информации схему AND. Считывание информации из регистра происходит следующим образом. При подаче импульса считывания, опрашивающего схемы AND всех триггеров, на разрядные выходы аi поступит «1» через вентили, триггера которых были в состоянии «1». Запись информации в регистр может выполняться в двух режимах – одно и двухтактном. В однотактном режиме на соответствующий вход каждого триггера подается «1». В двухтактном режиме все входы R триггеров подключаются к одному проводу установки «0», по которому сначала все триггеры обнуляются, а затем на входы S тех триггеров, которые нужно установить в «1», подается соответствующий импульс.

Рассмотрим пример, в котором попробуем спроектировать логическую схему пятибитового сумматора, использующего отдельные полные сумматоры. Сумма появляется на выходах S4, S3, S2, S1, S0.

69

Биты второго слагаемого из регистра В

В4

В3

В2

В1

В0

С5	С4	С3	С2	С1	С0
П		ПС3	ПС2	ПС1	ПС0

S4		S3		S2		S2		S0
	А4		А3		А2		А1			А0

Биты первого слагаемого из регистра А

Рис. 4.9. Блок схема параллельного пятибитового сумматора, использующего отдельные полные сумматоры

Устройство называется параллельным сумматором, потому, что все биты складываемых чисел подаются на входы схемы одновременно. Это значит, что в каждом разряде сложение выполняется за один такт. Это отличается от привычного сложения на бумаге, когда мы складываем биты (цифры) по очереди, т.о. параллельное сложение выполняется быстрее.

Ниже показана таблица истинности устройства, имеющего три входа А, В, Сin , а также два выхода: S и Сout. Всего для трех входов возможны восемь наборов состояний, при этом для каждого конкретного случая в таблице истинности и на рис. 4.10 указаны возможные выходные сигналы.

70

		Таблица истинности полного сумматора												Таблица 4.9
Вход битов первого	Вход битов второго			Вход битов переноса						Выход битов суммы				Выход битов переноса
слагаемого	слагаемого
А	В				Свх							S		Cвых
0	0			0						0				0
0	0			1						1				0
0	1			0						1				0
0	1			1						0				1
1	0			0						1				0
1	0			1						0				1
1	1			0						0				1
1	1			1						1				1
							В
												S
		Свх			Полный
					Сумматор (ПС)
												Свых
						А

Рис. 4.10. Выходные сигналы

Рассмотрим, например, случай когда А=0, В=0, Сin=1. Полный сумматор должен сложить эти биты и получить сумму S, равную 0, и перенос Сout, равный 1.

Схема имеет два выхода, поэтому можно проектировать логику для каждого выхода по отдельности. Начнем с выхода S. Таблица истинности показывает, что возможны четыре ситуации, когда S=1. Можно записать выражение для S, используя дизъюнктивную форму:

S A B Cin A B Cin A B Cin A B Cin .

Выражение для сигналов на выходах S и Сout можно минимизировать используя карты Карно, см. рис. 4.11.

in

Cin

in

Cin

C

C

A

B

0

1

A

B

0

0

B

B

A

A

1

0

0

1

A B

0

1

A B

1

1

A B

0

1

1

0

A B

Карта Карно для S

1

Карта Карно для Cвых

S

Cin

B

in A B Cin A

in.

Cout B Cin

A Cin A B.

A

B

A

C

B

C

а)

б)

Рис. 4.11. Карты Карно для выходных сигналов полного сумматора

На рис. 4.11 а) показана карта Карно для выхода S. Эта карта не имеет прилегающих друг к другу ячеек с единицами, поэтому их невозможно сгруппировать, чтобы получить

71

квартеты или даже пары, т.е. выражение для выхода S не может быть минимизировано. Карта

Карно для выхода Cвых ( Cout ) показана на рис 4.11 б).

Аналогично данную задачу можно решить аналитически. Схема имеет два выхода, поэтому можно проектировать логику для каждого выхода по отдельности. Начнем с выхода S. Таблица истинности показывает, что возможны четыре ситуации, когда S=1. Можно записать выражение для S, используя дизъюнктивную форму:

S A B Cin A B Cin A B Cin A B Cin .

Попробуем упростить это выражение, т.е. вынесем за скобки общие множители. Поскольку ни одна пара слагаемых не имеет двух общих переменных, вынесем за скобки из

первых двух членов множитель A , а из двух последних А. В результате получим:

S A (B Cin B Cin ) A (B Cin B Cin ).

Первый член, записанный в скобках, является выражением исключающего «ИЛИ» для

переменных B и

Cin .

Его можно записать в виде B Cin .

Второй член в скобках – это

операция исключающее «ИЛИ-НЕ» для тех же переменных B

и

Cin . Его можно записать

. Тогда выражение для S приобретет следующий вид:

B C in

S

(B Cin ) A (

).

A

B Cin

Заменим B Cin

на Х.

Тогда S

X A

A X , а

это

будет просто операцией

A

X

исключающее «ИЛИ». Проведем обратную замену S A [B Cin ]. Теперь рассмотрим

сигналы на выходе Сout, приведенные в таблице истинности. Запишем выражение для сигнала Сout в дизъюнктивной форме:

Cout A B Cin A B Cin A B Cin A B Cin .

Упростим данное выражение, вынося множители за скобки

Cout B Cin (A A) A Cin (B B) A B (Cin Cin )

B Cin A Cin A B.

Дальнейшая минимизация полученного выражения невозможна.

Схема полученная в результате будет выглядеть следующим образом, см. рис. 4.12.

A

S

B

Cin

Сout

Рис. 4.12. Логическая схема полного сумматора

72