4 Разработка и описание принципиальной электрической схемы устройства

На основании электрической структурной схемы устройства (рисунок 1) и разработанной логической схемы сдвигателя (лист 1), а также выбранных в разделе 3 микросхем, разработаем принципиальную электрическую схему заданного устройства (лист 2).

Регистр DD2 представлен микросхемой IN74АСT273 (1594ИР35). Необходим для ввода управляющих сигналов S₀ и S₁, которые определяет величину сдвига. Нам необходим сдвиг на 3 разряда, поэтому S₁=1, S₀=1. А также он необходим для ввода управляющего сигнала D, для определения направления сдвига. Нам необходим сдвиг влево, поэтому D=0. Для записи управляющих сигналов на вход R подаем высокий уровень сигнала, а на вход C положительный перепад импульса, предварительно проинвертированный с помощью инвертера IN74ACT04 (1594ЛН1) из отрицательного. Для сброса на вход R необходимо подать низкий уровень напряжения.

Счетчик DD3 представлен микросхемой IN74АСT161 (1594ИЕ10). Необходим для ввода четырехразрядного числа X. В нашем случае X=1101. Для ввода числа X, необходимо на вход LD подать низкий уровень напряжения, на вход R высокий уровень, и на C – положительный перепад, полученный из отрицательного. Для сброса на R необходимо подать низкий уровень сигнала.

Комбинационный логический сдвигатель получим, используя микросхемы IN74АСT00 (1594ЛА3) – DD4, DD7-DD16; IN74АСT10 (1594ЛА4) – DD5-DD6, DD17; IN74АСT20 (1594ЛА1) – DD18-DD19. Он осуществляет логический сдвиг четырехразрядного числа Х, на заданное число разрядов влево или вправо.

Регистр DD20 представлен микросхемой IN74АСT273 (1594ИР35). Он восьмиразрядный и для организации еще двух разрядов к нему подключены 2 D-триггера DD21, представленные микросхемой IN74ACТ74 (1594ТМ2). Входы синхронизации и сброса регистра и триггеров объединены. На входы R подается высокий уровень напряжения, а на вход C положительный перепад сигнала. Десятиразрядный регистр необходим для параллельного вывода полученного десятиразрядного числа. Сигналы Y₆, Y₅, Y₄, Y₃, Y₂, Y₁, Y₀, Y_-1 записываются в регистр DD20, а сигналы Y_-2, Y_-3 в DD21. Для сброса на R необходимо подать низкий уровень напряжения.

5 Расчёт быстродействия и потребляемой мощности

Рассчитаем быстродействие и потребляемую мощность разработанной электрической схемы (лист 2). Для расчета быстродействия необходимо рассчитать минимальное время и максимальную частоту прохождения тактовых импульсов от входа до выхода схемы. Минимальный период сигнала синхронизации T_{с мин} складывается из трех этапов: ввод исходных данных (t_{зд.р.ср. ввода}), выполнение операции (t_{зд.р.ср.опер.}) и вывода результата (t_{зд.р.ср.выв.}). Необходимо просуммировать среднее время задержки распространения сигнала во всех узлах устройства, которые соединены последовательно. Если соединение параллельное, то будем выбирать наибольшее время задержки распространения.

Среднее время задержки микросхемы рассчитывается по формуле:

t_зд.р.ср = (t^(1,0)_зд.р. + t^(0,1)_зд.р.)/2, (7)

где t^(0,1)_зд.р. – время задержки распространения сигнала в логическом элементе при переключении входного сигнала с нуля на единицу (данные из таблицы 11);

t^(1,0)_зд.р. – время задержки распространения сигнала в логическом элементе при переключении входного сигнала с единицы на ноль (данные из таблицы 11).

Рассчитаем среднее время задержки распространения сигнала для использованных микросхем:

IN74АСT00 (1594ЛА3) – DD4, DD7-DD16. t_зд.р.ср =(9,5+8,0)/2=8,75 нс.

IN74АСT10 (1594ЛА4) – DD5-DD6, DD17. t_зд.р.ср=(10,0+9,5)/2=9,75 нс.

IN74АСT20 (1594ЛА1) – DD18-DD19. t_зд.р.ср=(9,0+7,0)/2=8 нс.

IN74АСT74 (1594ТМ2) – DD21. t_зд.р.ср=(13,0+11,5)/2=12,25 нс.

IN74АСT161 (1594ИЕ10) – DD2. t_зд.р.ср=(11,0+12,0)/2=11,5 нс.

IN74АСT273 (1594ИР35) – DD3, DD20. t_зд.р.ср=(11,0+12,0)/2=11,5 нс.

IN74ACT04 (1594ЛН1) – DD1. t_зд.р.ср=(9,0+8,5)/2=8,75 нс.

DD2 и DD3 соединены параллельно, поэтому мы выберем наибольшую задержку из них, она равна 11,5 нс. К ней прибавим задержку инвертера DD1, которая равна 8,75 нс. Итого на входе схемы t_{зд.р.ср ввода}=11,5+8,75=20,25 нс.

Рассчитаем максимальную среднюю задержку распространения сигнала в комбинационном логическом сдвигателе. Она максимальная при прохождении сигнала через DD4, DD5, DD7, DD10, DD17. Сложим среднее время распространения сигнала микросхем: t_{зд.р.ср опер.}=8,75+9,75+8,75+8,75+9,75=45,75 нс.

Рассчитаем среднюю задержку распространения сигнала на выходе схемы:

DD20 и DD21 соединены параллельно, поэтому выберем наибольшую задержку этих микросхем. Она больше у триггера DD 21 и равна 12,25 нс. t_{зд.р.ср.выв.}=12,25 нс.

Рассчитаем общую задержку распространения сигнала у всей схемы, она будет равна сумме всех наших рассчитанных задержек сигнала.

t_{зд.р.ср схемы}= t_{зд.р.ср. ввода}+t_{зд.р.ср.опер.}+ t_{зд.р.ср.выв.}=20,25+45,75+12,25=78,25 нс.

Для учета скважности тактовых импульсов (она равна 5), умножим общую задержку распространения сигнала на коэффициент 1.2. T_c=78,25∙1,2=93,9 нс.

Максимальная частота рассчитывается по формуле:

F_C = 1/T_C, (8)

Частота работы нашей схемы будет равна: F_C=1/93,9∙10^-9=10,64 МГц

Для расчета средней потребляемой мощности необходимо просуммировать среднюю потребляемую мощность для всех микросхем, входящих в устройство.

Необходимые данные возьмем из таблицы с электрическими параметрами выбранных микросхем (таблица 11).

Средняя потребляемая мощность одной микросхемы рассчитывается по формуле:

P_пот = U_и.п. ∙ I_пот (9)

где U_и.п. – напряжение источника питания (таблица 11).

I_пот. – потребляемый ток (таблица 11).

Рассчитаем среднюю потребляемую мощность каждой микросхемы устройства:

IN74АСT00 (1594ЛА3) – DD4, DD7-DD16. P_пот.ср.=5∙40∙10^-6=0,2 мВт.

IN74АСT10 (1594ЛА4) – DD5-DD6, DD17. P_пот.ср.=5∙40∙10^-6=0,2 мВт.

IN74АСT20 (1594ЛА1) – DD18-DD19. P_пот.ср.=5∙40∙10^-6=0,2 мВт.

IN74АСT74 (1594ТМ2) – DD21. P_пот.ср.=5∙40∙10^-6=0,2 мВт.

IN74АСT161 (1594ИЕ10) – DD2. P_пот.ср.=5∙80∙10^-6=0,4 мВт.

IN74АСT273 (1594ИР35) – DD3, DD20. P_пот.ср.=5∙80∙10^-6=0,4 мВт.

IN74ACT04 (1594ЛН1) – DD1. P_пот.ср.=5∙40∙10^-6=0,2 мВт.

Рассчитаем общую потребляемую мощность:

P_пот.ср =0,2∙11+0,2∙3+0,2∙2+0,2∙1+0,4∙1+0,4∙2+0,2∙1=4,8 мВт.

ЗАКЛЮЧЕНИЕ

В данном курсовом проекте необходимо было разработать устройство сдвига двоичных чисел. Выполняя задание была разработана логическая схема комбинационного программируемого сдвигателя четырёхразрядных двоичных чисел без округления в базисе И – НЕ, и был описан принцип её построения. Также была разработана логическая схема суммирующего четырёхразрядного недвоичного счётчика на JK-триггерах с коэффициентом пересчёта К_пер=12. Итогом данного проекта стала разработка принципиальной электрической схемы устройства сдвига по заданной структурной схеме (рисунок 1) на микросхемах схемотехники КМОП. В принципиальной электрической схеме устройства использовались микросхемы серии 1594 и 5564.

Затем, в пятом разделе, было рассчитано быстродействие и потребляемая мощность электрической схемы. Итогом данного расчёта стали следующие данные:

Напряжение источника питания, необходимое для работы устройства, U_пит=5 В.,

Минимальный период тактовых импульсов, T_с =93,9 нс.

Максимальная частота тактовых импульсов, F_с=10,64 МГц.

Средняя потребляемая мощность устройства, P_ср.пот=4,8мВт.

В результате этого курсового проекта удалось разработать устройство сдвига, обладающее достаточно высоким быстродействием и малой потребляемой мощностью.