- •Введение
- •Глава 1. Системы элементов эвм
- •§ 1.1 Потенциальная система элементов ттл.
- •§ 1.2 Система элементов мдп (кмдп).
- •§ 1.3 Выходные каскады логических элементов.
- •1. Выход с открытым коллектором
- •2. Открытый эмиттерный выход
- •3. Выход с тремя состояниями
- •§ 1.4 Основные параметры логических элементов.
- •§ 1.5 Соглашения положительной и отрицательной логики.
- •§ 1.6 Особенности базисов современных элементов. Двойственность логических элементов.
- •§ 1.7 Разветвление по входу и выходу.
- •§ 1.8 Гонки.
- •§ 1.9 Гонки по входу.
- •Глава 2. Устройство эвм.
- •§ 2.1 Триггеры.
- •§ 2.2 Классификация триггеров.
- •§ 2.3 Синхронные (статические) rs-триггеры.
- •§ 2.4 D-триггер (dv-триггер).
- •§ 2.5 Класс двухступенчатых триггеров. Jk-триггер.
- •§ 2.6 Дешифраторы, шифраторы.
- •§ 2.7 Преобразователи произвольных кодов.
- •§ 2.8 Мультиплексоры.
- •§ 2.9 Регистры.
- •§ 2.10 Счетчики.
- •§ 2.11 Счетчики с параллельным переносом.
- •§ 2.12 Двоично-кодированные счетчики с произвольным модулем.
- •§ 2.13 Счетчики с недвоичным кодированием.
- •§ 2.14 Полиномиальные счетчики.
- •§ 2.15 Компараторы.
- •Глава 3. Сумматоры
- •§ 3.1 Инкременторы.
- •§ 3.2 Многоразрядные сумматоры с последовательным переносом.
- •§ 3.3 Сумматор с двухколейным переносом.
- •§ 3.4 Сумматоры с параллельным переносом.
- •Глава 4. Алу
- •§ 4.1 Классификация алу. Его назначение.
- •§ 4.2 Языки описания вычитаемых устройств.
- •§ 4.3 Алу для сложения (вычитания) чисел с фиксированной точкой.
- •§ 4.4 Методы умножения двоичных чисел.
- •§ 4.5 Алу для умножения чисел с фиксированной точкой.
- •§ 4.6 Деление целых чисел с фиксированной точкой.
- •§ 4.7 Арифметические операции над десятичными числами (двоично-десятичные сумматоры)
- •§ 4.8 Матричные умножители.
- •§ 4.9 Блок логических операций.
- •§ 4.10 Последовательные умножители.
- •Глава 5. Операции над числами с плавающей точкой.
- •§ 5.1 Сложение и вычитание чисел с плавающей точкой.
- •§ 5.2 Умножение чисел с плавающей точкой.
- •§ 5.3 Деление чисел с плавающей точкой.
- •§ 5.4 Драйверы, шинные приемопередатчики
- •Глава 6. Процессор, его состав
- •§ 6.1 Структурная схема цп
- •§ 6.4 Микропроцессоры
Глава 3. Сумматоры
§ 3.1 Инкременторы.
Инкрементор – схема для сложения двух чисел, а именно, переноса cr и числа a – схема полусумматор.
Функции, реализуемые полусумматором:
УГО:
Полусумматоры, соединенные последовательно по тракту переноса, образуют инкрементор, который иногда называют накапливающим сумматором.
УГО:
При подаче на вход "+1" нуля инкрементор записывает число а без изменения. Если подать единицу на вход "+1", то он прибавляет эту единицу к числу а.
Инкрементор можно построить с параллельным, с параллельно-групповым или с параллельно-последовательным переносом.
По аналогии с инкрементором строится и декрементор – узел, уменьшающий на единицу число а, если на вход "-1" подать единичный сигнал займа, тогда на выходе – число а-1.
Используются инкременторы и декременторы при организации обращения к последовательным адресам ЭВМ. Используются в роли счетчиков, но без запоминания информации. Это узел, в котором числа на входе и выходе существуют одновременно.
Сумматором называется комбинационно-логическое устройство для выполнения арифметического сложения чисел, представленных в двоичном коде; является основным элементом АЛУ.
УГО:
Сумматор имеет N входов разрядов слагаемого А, N входов слагаемого В, cr-вход – вход переноса из младшего разряда, CR-выход – выход переноса в старший разряд, N выходов разрядов суммы.
Задержки распространения сигнала:
tcr,S – время прохождения сигнала от входа переноса до установления выхода S
tA,S – время прохождения сигнала от входа числа а до появления сигнала на выходе S
tcr,CR – время распространения сигнала от входного переноса до выходного – основная задержка
tA,CR – время прохождения сигнала от входа числа до выхода переноса
Каждый параметр определяется при прочих постоянных параметрах.
§ 3.2 Многоразрядные сумматоры с последовательным переносом.
Рассмотрим таблицу состояний одноразрядного сумматора чисел a и b с учетом переноса:
№ |
Входы |
Выходы |
№ |
Входы |
Выходы | ||||||
cr |
a |
b |
CR |
S |
cr |
a |
b |
CR |
S | ||
0 |
0 |
0 |
0 |
0 |
0 |
4 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
5 |
1 |
0 |
1 |
1 |
0 |
2 |
0 |
1 |
0 |
0 |
1 |
6 |
1 |
1 |
0 |
1 |
0 |
3 |
0 |
1 |
1 |
1 |
0 |
7 |
1 |
1 |
1 |
1 |
1 |
Основная задача – минимизировать выражение А так, чтобы задержка tcr,CR была минимальной и, следовательно, будут минимальные затраты оборудования.
Например: после минимизации А получим:
И-ИЛИ-НЕ
Число выводов в полученной схеме равно 17, что в два раза меньше, чем в схеме, построенной по выражениям А. Задержка в схеме равна ( – задержка одной логической микросхемы).
Особенности схемы:
На входе схемы – cr, а на выходе –, следовательно, между разрядами в многоразрядном сумматоре необходимо ставить инверторы, что увеличивает задержку схемы. На практике для решения этой проблемы используется свойство самодвойственности логических функций (значение функции инвертируется при инвертировании входных переменных). Это свойство видно и из сравнения строк таблицы.
При построении многоразрядных сумматоров тракты переноса соединяются напрямую, а на те разряды, на которые поступает инверсный перенос, входные аргументы инвертируют, следовательно, на выходе получают значение переноса без инверсии.
Если ввод данных в сумматор производится из регистра, то данные снимают в нужных разрядах с инверсных выходов триггера (регистра).
Пример серийно-выпускаемых подобных сумматоров: К155ИМ1, К155ИМ2 – четырехразрядный сумматор, данные через разряд вводятся через инвертор.
Эта проблема может быть решена и при помощи сумматора с двухколейным переносом.