§ 4.8 Матричные умножители.

В связи с успехами технологии изготовления интегральных схем все больше происходит переход от выполнения арифметических операций в ЭВМ с использованием последовательностей элементарных функций последовательностными комбинационными устройствами, например, рассмотренный нами сумматор, к специализированным устройствам, выполняющим операции аппаратным способом.

Применение специализированных блоков значительно увеличивает быстродействие машины. Логика построения таких блоков чаще всего связана с традиционными алгоритмами выполнения операций.

Так, например, построение устройства умножения основано также на суммировании частных произведений.

a1

a0

b1

b0

+

M3

M2

M1

M0

В этом случае частные произведения формируется коньюнкторами (1÷4 элементы), а код результата – сумматорами (5 и 6 элементы).

Полученная структура носит название матричного множительного блока.

Используя такой подход, можно синтезировать умножитель произвольной разрядности.

Пусть есть два числа:

Перемножим два числа сходной структуры и определим алгоритм умножения.

Пусть m = n = 4

a3

a2

a1

a0

b3

b2

b1

b0

2 блок –

– 1 блок

M7

M6

M5

M4

M3

M2

M1

M0

Значение в разрядах получается суммированием по столбцам M_i членов вида:

, j = 0,1…(n-1), i=0,1…(m-1) (с учетом переносов)

Очевидно, члены вида можно получать коньюнкторами параллельного времени (т.е. одновременно), после чего их просуммировать.

Например, в столбце M₂: , гдеP – перенос из столбца M₁.

Аналогично такие выражения записываются для всех разрядов. Следовательно, каждый из выделенных блоков должен получить частное произведение в блоке (в блоке 1 – произведение ) и дополнительно прибавить к этому произведению, кроме переносаР, полученного от сложения ив самом блоке, частное произведениеи, полученных в соседних блоках (во 2-м и 3-ем).

В общем случае для получения результата умножения в каждом блоке должна быть реализована функция вида:

, где C и D – дополнительны слагаемые из соседних блоков.

Следовательно, в рассмотренную ранее схему умножения 2-разрядных чисел надо добавить два сумматора для прибавления к произведениюслагаемыхC и D:

На блоке задержка – 1τ, а на сумматоре – 3 задержки.

Работа схемы очевидна и соответствует алгоритма перемножения чисел А и В.

4-разрядные сумматоры (SM1, SM2, SM3) построены на основе четырех одноразрядных сумматоров, соединенных по следующей схеме:

Для построения множителя суммирующего блока двух 4-разрядных чисел потребовалоськоньюнкторов и 12 одноразрядных сумматоров.

Максимальная длительность умножения есть сумма задержек коньюнкторов для выработки видаи задержки в цепочке передачи сигнала матрицы одноразрядного сумматора, т.е. итоговую задержку можно записать в следующем виде:, гдеt_к – задержка коньюнктора, t_см – задержка одноразрядного сумматора.

УГО

матричного

умножителя:

Из серии 1802: 8-, 12-разрядные умножители, время умножения у них – 17 нс.

16х16 разрядов: время умножения – 5 нс (Hitachi).

Минские умножители: 32 разряда, время умножения – 250 нс.