1.2.7. Сравнительная характеристика интегральных элементов
1.2.7. Эмиттерно-связанная логика.
Типовая схема элемента эмиттерно-связанной логики (ЭСЛ) приведена на рисунке. Транзисторы VT0, VT1, VT2, VT3 работают в схеме переключателя тока, транзисторы VT4, VT5 – в выходных эмиттерных повторителях. На схеме показаны значения потенциалов в различных точках при подаче на вход напряжения уровня лог. 1; в скобки заключены значения потенциалов тех же точек для случая, когда на все входы элемента подано напряжение уровня лог. 0.
на рисунке представлена схема логического элемента 3ИЛИ
Основные характеристики элемента:
Ек = 5В – напряжение питания
U1 = 4.3B – уровень лог. 1
U0 = 3.5B – уровень лог. 0
Входные напряжения подаются на базы транзисторов VT1, VT2, VT3. Транзистор VT4 управляет инверсным выходом 1. Транзисторы VT0, VT5 управляют прямым выходом 2. При подаче входного сигнала на любой из транзисторов, один из транзисторов открывается, при этом в цепи Rк1 – транзистор R протекает ток, который создаёт падение напряжения на этом сопротивлении (R). Потенциал точки А 3.6В, потенциал точки Б 4.2В. На транзисторе VT0 за счёт падения напряжения (на Rк2) создаётся напряжение3.9В при подаче питания на микросхему. Т.к. на базе 3.9В, а на эмиттере в точке А 3.6В, то напряжение Uбэ = 0.3В. Этого напряжения недостаточно для открытия транзистора VT0. Поэтому ток идущий через Rк2 мал.
Работой этого логического элемента управляет транзистор VT0, который управляет транзистором VT5. Если открыты транзисторы VT1 или VT2 или VT3, то транзистор VT0 закрыт, его сопротивление велико, значит потенциал точки В – высокий – 5В, транзистор VT5 открыт и на выходе 2 высокий уровень напряжения равный лог. 1.
Инверсным выходом управляет транзистор VT4 и если VT1 или VT2 или VT3 открыты, то потенциал точки Б – низкий. Транзистор VT4 закрыт, его сопротивление велико. Поэтому на выходе 1 низкий уровень напряжения соответствующий логическому нулю.
2. Функциональные устройства цвм.
2.1. Шифраторы. Их синтез.
Шифратор – это устройство, выполняющее преобразование десятичных чисел в двоичную систему счисления.
X1 = y1\/y3\/y5\/y7\/y9
X2 = y2\/y3\/y5\/y7
X4 = y4\/y5\/y6\/y7
X8 = y8\/y9
Номер входа в десятичной системе |
Входной код 8421 |
|||
X8 |
X4 |
X2 |
X1 |
|
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
2 |
0 |
0 |
1 |
0 |
3 |
0 |
0 |
1 |
1 |
4 |
0 |
1 |
0 |
0 |
5 |
0 |
1 |
0 |
1 |
6 |
0 |
1 |
1 |
0 |
7 |
0 |
1 |
1 |
1 |
8 |
1 |
0 |
0 |
0 |
9 |
1 |
0 |
0 |
1 |
2.2. Дешифраторы.
Для обратного преобразования двоичных чисел в небольшие по значению десятичные числа используются дешифраторы.
Входы дешифраторов предназначаются для подачи двоичных чисел, выходы последовательно нумеруются десятичными числами. При подаче на входы двоичного числа появляется сигнал на определённом выходе, номер которого соответствует входному числу.
По способу построения различают линейные и прямоугольные дешифраторы.
Линейный дешифратор (матричный, одноступенчатый). В нем каждый конъюнктор получает информацию обо всех n разрядах кода, поэтому число его входов равно n (в данном случае – трем).
Рассмотрим построение дешифратора, осуществляющего преобразование, заданное таблицей.
Выходной код 8421 |
Номер выхода (в десятичной системе |
|||
X8 |
X4 |
X2 |
X1 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
2 |
0 |
0 |
1 |
1 |
3 |
0 |
1 |
0 |
0 |
4 |
0 |
1 |
0 |
1 |
5 |
0 |
1 |
1 |
0 |
6 |
0 |
1 |
1 |
1 |
7 |
1 |
0 |
0 |
0 |
8 |
1 |
0 |
0 |
1 |
9 |
Структура, построенная на элементах И-НЕ, имеет особенности характерные для дешифраторов в интегральном исполнении:
Для уменьшения числа входов формирование инверсий входных переменных осуществляется в самом дешифраторе;
Подключенные непосредственно к входам дополнительные инверторы уменьшают нагрузку со стороны дешифратора на его входные цепи.
Прямоугольный дешифратор. Эти дешифраторы выполняют функции первой ступени дешифратора.
Могут быть построены прямоугольные дешифраторы с числом ступеней, большим двух.
Применение прямоугольного дешифратора может оказаться более выгодным, чем линейного дешифратора, в тех случаях, когда велико число входов и нежелательно использовать требующие для построения дешифратора элементы с большим числом входов. Однако прохождение сигналов последовательно через, несколько ступеней приводит в прямоугольном дешифраторе большей задержке распространения сигнала.