- •1. Основы логического проектирования.
- •Представление сигналов в цифровой технике и основные логические элементы.
- •1.1.3.Обозначение элементов, реализующих логические функции:
- •1.1.4. Основные параметры логических элементов.
- •Запрещённое значение сигналов:
- •1.2.Элементы логики.
- •1.2.1 Диодный элемент «или».
- •1.2.2 Диодный элемент «и».
- •1.2.3. Транзисторный элемент «не».
- •1.2.4. Логические элементы ттл – логики.
- •1.2.8. Логические элементы на моп – транзисторах.
- •1.2.6. Способы повышения быстродействия логических элементов.
- •1.2.9. Интегральные схемы инжекционной логики.
- •1.2.7. Сравнительная характеристика интегральных элементов
- •1.2.7. Эмиттерно-связанная логика.
- •2. Функциональные устройства цвм.
- •2.1. Шифраторы. Их синтез.
- •2.2. Дешифраторы.
- •2.3. Преобразователи кодов.
- •2.4. Мультиплексоры.
- •2.5. Демультиплексоры.
- •И демультиплексора
- •2.6. Цифровые компараторы.
- •2.7. Сумматоры одноразрядный двоичный сумматор.
- •Многоразрядные двоичные сумматоры.
- •Повышение быстродействия параллельных сумматоров.
- •Десятичные сумматоры.
- •3. Цифровые устройства.
- •3.1. Триггеры их назначение и типы.
- •Триггер выполнен на двух схемах или-не
- •2.3.2. Логическая структура rs – триггера
- •3.3. Двухступенчатый rs – триггер.
- •Синхронный rs – триггер.
- •3.5. Двухтактный rs – триггер.
- •3.7. Универсальный jk – триггер.
- •Условное обозначение d – триггера
- •3.9. Особенности интегральных триггеров.
- •3.10. Триггеры с динамическим управлением.
- •3.11. Асинхронный rs – триггер.
- •3.12. Одноступенчатый синхронный rs – триггер.
- •3.13. Триггер Шмитта.
- •4. Счётчики.
- •3.5.1.Счетчики основные понятия.
- •3.5.2 Счетчики с последовательным переносом.
- •4.3.Счетчики с параллельным переносом.
- •5. Делители частоты импульсной последовательности.
- •6. Запоминающие устройства.
- •6.1. Система памяти.
- •6.2. Основные параметры запоминающих устройств.
- •3.4. Запоминающее устройство с двух - координатной выборкой.
- •6.4. Обозначение сигналов выходов микросхем
- •6.5. Запоминающие элементы памяти.
- •6.6. Динамические элементы памяти.
- •6 .6.1. Постоянные запоминающие устройства.
- •6.6.2. Программируемые логические матрицы.
- •6.6.3. Схема микросхемы памяти с одно-координатной выборкой.
- •4. Цифро-аналоговые и аналого-цифровые преобразователи.
- •4.1.Аналого-цифровые преобразователи (ацп)
- •4.1.1. Ацп времяимпульсного типа.
- •7.3. Ацп последовательного счета.
- •7 .4. Кодоимпульсный ацп.
- •7.5. Цифро-аналоговые преобразователи (цап).
- •7.6. Цап с суммированием напряжения.
- •7.7. Схема преобразователя с суммированием напряжений на резисторной матрице.
- •7.8. Цифро-аналоговый преобразователь с суммированием тока.
- •8. Источники стабильного напряжения и стабильного тока.
- •8.1. Стабилизатор напряжения.
- •8.2. Стабилизатор тока.
- •9. Элементная база схемотехники.
- •9.1. Резисторы.
- •9.1.1. Классификация
- •9.1.2. Параметры резисторов.
- •Номинальное сопротивление по рядам
- •9.1.3. Полупроводниковые нелинейные резисторы.
- •9.2. Конденсаторы.
- •9.3. Система условных обозначений современных типов интегральных микросхем.
- •9.4. Система обозначения интегральных микросхем pro elektron.
- •Для одиночных микросхем:
- •Для семейств (серий) цифровых микросхем:
3. Цифровые устройства.
3.1. Триггеры их назначение и типы.
Триггер - это устройство последовательного типа с двумя устойчивыми состояниями равновесия, предназначенное для записи и хранения информации. Под действием входных сигналов триггер может переключаться из одного устойчивого состояния в другое. При этом напряжение на его выходе скачкообразно изменяется.
Как правило, триггер имеет два выхода: прямой и инверсный. Число входов зависит от структуры и функций, выполняемых триггером. По способу записи информации триггеры делят на асинхронные и синхронизируемые (тактируемые). В асинхронных триггерах информация может записываться непрерывно и определяется информационными сигналами, действующими на входах в данный момент времени. Если информация заносится в триггер только в момент действия так называемого синхронизирующего сигнала, то такой триггер называют синхронизируемым или тактируемым. Помимо информационных входов тактируемые триггеры имеют тактовый вход, вход синхронизации. В цифровой технике приняты следующие обозначения входов триггеров:
S - раздельный вход установки в единичное состояние (напряжение высокого уровня на прямом выходе Q); R - раздельный вход установки в нулевое состояние (напряжение низкого уровня на прямом выходе Q); D - информационный вход (на него подается информация, предназначенная для занесения в триггер); C - вход синхронизации; Т - счетный вход.
Наибольшее распространение в цифровых устройствах получили RS-триггер с двумя установочными входами, тактируемый D-триггер и счетный Т-триггер. Рассмотрим функциональные возможности каждого из них.
Триггер – это простейшее устройство обладающее памятью.
S – Set – установка 1
R – Reset – установка 0
С – счётный вход триггера
Триггер выполнен на двух схемах или-не
Данная схема представляет собою триггер выполненный на двух элементах ИЛИ-НЕ. Открытое состояние транзистора в элементе ИЛИ – НЕ определяет низкий потенциал на его коллекторе, который подаётся на базу транзистора второго элемента и транзистор второго элемента закрывается.
Если триггер находится в нулевом состоянии (транзистор VT1 открыт, а VT2 закрыт), то при подаче сигнала «установка 1» на базу транзистора VТ2 последний открывается, потенциал на его коллекторе понижается, что вызывает запирание транзистора VT1. По окончании переходных процессов триггер оказывается в единичном состоянии. В этом состоянии он будет находится до тех пор, пока не поступит сигнал «установка 0». Таким образом, при поочерёдной подаче сигналов «установка 1» и «установка 0» триггер последовательно переключается из одного состояния в другое.
Приведённая схема это схема асинхронного RS – триггера, т.е. изменение состояния выходов происходит без дополнительного управляющего сигнала – сигнала синхронизации.
Этот триггер называется однотактным, потому что изменение состояний выходов происходит после изменения входных уровней сигналов.
2.3.2. Логическая структура rs – триггера
RS -триггер с прямыми входами.
Логическая структура триггера представлена на рис. 1,а. Триггер построен на двух логических элементах ИЛИ-НЕ, связанных таким образом, что выход каждого элемента подключен к одному из входов другого. Такое соединение элементов в устройстве обеспечивает два устойчивых состояния, в чем легко убедиться.
Пусть на входах R и S действуют пассивные для элементов ИЛИ-НЕ уровни лог. О, которые не влияют на состояние триггера. В состоянии О триггера на выходе элемента А имеем Q = 0; это значение подается на вход элемента В; при этом на обоих входах элемента В действует уровень лог .О, а на его выходе Ō = 1; с выхода элемента В это значение поступает на вход элемента А, что обеспечивает на его выходе Q = 0. Это одно из устойчивых состояний триггера. В состоянии 1 триггера на выходе элемента А имеем Ō = 1, что обусловливает на выходе элемента. В Ō = 0, при этом на обоих входах элемента А действуют уровни лог. О, что обеспечивает на выходе этого элемента уровень лог. 1. Таким образом, в каждом из состояний триггера элементы А и В оказываются в противоположных состояниях.
рис. 1
Переключение триггера из одного устойчивого состояния в другое происходит при подаче активных сигналов на входы.
При R = 1 элемент А устанавливается в состояние, в котором на его выходе Q = О, следовательно, на инверсном выходе Ō = 1, и таким образом, триггер устанавливается в состояние 0. Если триггер до подачи сигнала R = 1 находился в состоянии 0, то его состояние не изменится. Если же триггер находился в состоянии 1, то при R = 1 произойдет переключение элемента А и на его выходе установится Q = 0; это значение подается на вход элемента В, переключает его и на выходе элемента В устанавливается Ō = 1, после чего триггер оказывается в состоянии 0.
Таким образом, при переключении триггера из одного состояния в другое его элементы последовательно переключаются и время переключения равно удвоенному среднему времени задержки распространения сигнала в логическом элементе ИЛИ-НЕ: tn = 2t3. Очевидно, чем меньше tп, тем большее число переключений триггера удастся произвести в единицу времени, т.е. будет выше допустимая частота переключений или, иначе говоря, быстродействие триггера.
Процесс установления триггера в состояние 1 при подаче на его вход S = 1 аналогичен описанному.
Одновременная подача активных уровней лог. 1 на оба входа R и S не допускается, так как при этом на обоих выходах установится уровень лог. 0, а после снятия со входов активных логических уровней состояние триггера окажется неопределенным: в силу случайных причин триггер может установиться либо в состояние 0, либо в состояние 1. На рис. 1,6 приведена таблица состояний RS-триггера в форме таблицы Вейча.
RS -триггер с инверсными входами.
Логическая структура триггера приведена на рис. 2,а. Отличие от логической структуры рассмотренного выше RS-триггера с прямыми входами состоит лишь в том, что здесь использованы логические элементы И-НЕ
рис. 2
При этом активным логическим уровнем на входах является лог. О, пассивным - лог .1. Для того чтобы активными были, как и в предыдущем триггере, входные сигналы S = 1 и R = 1, будем считать, что на входы подаются инверсии S и R. Тогда при S = 1 (или R = 1) полученная S = 0 (или R = 0) и на входе триггера будет действовать активный уровень лог. О. Другое удобство такого обозначения входных величин состоит в том, что триггер с инверсными входами описывается той же таблицей состояний (рис. 1,6), что и триггер с прямыми входами.
Рассмотрим устойчивые состояния триггера. Пусть на входах действуют пассивные уровни S = 0 R = 0 (S= I и R = 1 инверсии). В состоянии О триггера Q = 0 этот уровень передается на вход элемента В и вызывает на его выходе Ō = 1, это значение с выхода элемента В подается на вход элемента А, и так как на обоих входах элемента А уровень лог. 1, то на выходе элемента Q = 0. Аналогично определяется второе устойчивое состояние триггера.
При подаче активного уровня инверсное S = О (S = 1) на выходе элемента А устанавливается Q = 1, на выходе элемента В устанавливается Ō = 0 и триггер оказывается в состоянии 1. При подаче активного уровня инверсное R = О ( R = 1 ) триггер устанавливается в состояние 0. Как и для триггера с прямыми входами, одновременная подача активных логических уровней на оба входа не допускается.
На рис. 2 (6) показано условное обозначение RS-триггера с инверсными входами.