12. 2.2.7. Внутренняя организация

При разработке структуры процессора следует исходить из следующих положений.

В процессоре реализуется конвейерный принцип обработки информации. Используется двухступенчатый конвейер.

Рис. 11

Для двухступенчатого конвейера (рис. 2.11) выделяются фаза выборки команды и фаза выполнения команды. Параллельно и асинхронно могут работать два процессора: процессор памяти и исполнительный процессор. Процессор памяти обеспечивает работу с памятью команд и памятью данных, а также с кэш-памятью. На исполнительный процессор возлагаются функции, связанные с дешифрацией и выполнением команд.

Регистровая память реализуется на регистровых файлах, допускающих в одном такте выборку двух операндов и запись одного операнда. Данные при этом выбираются из регистровых файлов по переднему фронту импульса синхронизации и записываются по заднему фронту. Операционные устройства, как целочисленные, так и с ПТ, представляют собой комбинационную схему. Все целочисленные операции выполняются за один такт.

Рис. 13

Обобщенная структура исполнительной подсистемы показана на рис. 13. Основными элементами исполнительной подсистемы являются регистровый файл и АЛУ. По переднему фронту синхроимпульса из регистрового файла одновременно выбираются два операнда, соответствующие адресам R2 и R3. В течение времени длительности тактового импульса сигналы распространяются через комбинационные схемы АЛУ. При этом выполняемая операция определяется подаваемым на вход АЛУ кодом операции (OPC). Если на управляющий вход регистрового файла подается сигнал разрешения записи WR, то по заднему фронту в регистровом файле по адресу R1 запоминается результат выполнения операции.

13. Структурная схема процессора.

На схеме процессор памяти совершает выборку команд, и чтение/запись данных из/в память.

При этом он работает с кэшем.

РОН и АЛУ образуют тракт данных для арифметических и логических операций.

Устройство управления координирует работу процессора, снимая нужные сведения и подавая сигналы управления, в т.ч. управляет обработкой прерываний, подает процессору памяти сигнал разрешающий выборку следующей команды.

Кэш-память данных — прямого отображения.

Размер строки — 32 байта. Размер кэш-памяти — 1024 байта (1 Кб). Таким образом, кэш-память в 64 (2^6) раза меньше чем основная память, и в ней 32 строки.

Поле тег имеет длину 6 бит и указывает из какого килобайта основной памяти брались данные в строке. Бит достоверности изначально равен 0, при заполнении строки он ставится в 1.

Кэш-память команд имеет те же параметры.

14. 2.2.8. Основные алгоритмы функционирования

Обобщенный алгоритм функционирования системы:

Алгоритм функционирования процессора памяти:

При поступлении сигнала на выборку команды от устройства управления процессор памяти ищет требуемую команду в кэше команд, если не находит — ищет в кэше данных, если ее нет в кэше данных — обновляет его, получает оттуда команду и ждет сигнала разрешения записи команды от устройства управления. Сигнал подается при завершении выполнения предыдущей команды, и содержит сведения о том, записывать ли выбранную команду в РК или выбирать новую (была ли предыдущая команда переходом).

Когда процессор памяти получает этот сигнал — то либо записывает выбранную команду в РК (регистр команд) (если не было перехода), либо снова выбирает команду по адресу из ПС (переход был, поменялся адрес в ПС ).

При поступлении сигнала на загрузку данных из памяти данных в один из РОН-ов процессор памяти ищет требуемое в кэше данных, если нет в кэше данных — обновляет его, получает оттуда данные и записывает их в РОН, номер которого был операндом.

При поступлении сигнала на запись данных в память процессор памяти подает адрес на шину адреса, данные на шину данных, и 1 на вывод WRи ждет когда память сообщит о завершении — тогда он может выполнять следующую операцию с памятью.