- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
Динамические сву для видеоадаптеров
Однопортовые Двухпортовые [Специализированные
Printed with FinePrint- purchase atwww.fineprint.com
Слайд ЗЭ
Специализированные
. Два потока - один «видеопамять - ЦП » (параллельный порт), второй -«видеопамять - Ц^Л » (последовательный порт). Яцро памяти (DRAM) дополнено памятью с последовательным доступом (S^M - Serial Access Memory) -емкость 4 КБ. Внутренняя шина D№M - SAM.
- аналогична VF№M , нэ чуть проще и быстрее . Некоторые
редко используемые ф-ции VF№M ликвидированы , введены другие -быстрое выведение на экран текста и закраска одним цветом больших площадей экрана . Быстрая буферизация данных , увеличенная разрядность внутренней ИД . Ускорено ядро микросхемы - Ultra Fast Page режим -время доступа Б не. В среднем \ЛШЧ на ЯУ/о производительнее и на 2У/о дешевле VRAM.
MDF&M - Multibank DFftM - содержит множество независимых банков памяти -го 1КЗ? разрядных слов . Банки на широкой внутренней шине . Отказ одного банка - влияет лишь на общую ёмкость микросхемы . Можно изготавливать микросхемы любой ёмкости , нэ обязательно кратно 2
Слюй 31
Специализированные
D -RPM - результат работы Mitsubishi и Sun Microsystems. Помимо ядра запоминающих элементов - микросхема 3) -\W\ содержит процессор (АЛУ ) и кш -память . Процессор может выполнять определённые действия с изображением прямо в памяти -> основные операции над пикселями - один такт . В результате в секунду можно выполнить до 400 млн . операций го обработке данных и закрасить до 4 млн . элементарных треугольников . Наи -для более равномерной нагрузки на процессор в процессе интенсивных вычислений .
Ядро 3D-R?M - из 4 банков общей ёмкостью Ю Mb it. Размер строк - в одной области памяти находилось как можно больше трёхмерных объектов -> экономия времени перехода аэ строки на строку . По цене сопоставима с VRAM.
Слайд 32
Printed with FinePrint- purchase atwww.fineprint.com
Многопортовые os/
Стандартное однопортовое СЕУ имеет 1 шину адреса ,1 шину данных ,1 шину управления . В многопортовых - имеется N наборов таких шин . С помощью этик шин предоставляется возможность одновременного независимого обращения к одному и тому же массиву ячеек для многих внешних устройств .
При отсутствии многопортового ЗУ обращение к дисковому накопителю производится без участия процессора , процессор отключается , а обращение к памяти осуществляется с помощью ГЩП
Когда в ЭВЧ присутствует многопортовая память информация может записаться с любого независимого порта в любом режиме
8
DIDA ADRA W/RA
DIDB
A_DRB
W/RB
ENABD*
CLKE/*
CSBJ*
Слайд 33
Многопортовые OS/
|
1 |
Данные |
Порт |
|
|
|
г |
J |
|
|
Порт |
Данные |
|
| |||||||||
|
|
|
|
| |||||||||||||||||||
ЦП |
|
данных Л |
|
|
данных П |
|
ЦП | ||||||||||||||||
1 |
|
Адрес -• •- |
|
|
|
|
|
|
|
|
Адрес |
J УЕ Т |
г | ||||||||||
УЕ |
Дешифратор адреса "Л" |
|
1 |
|
|
Дешифратор адреса "П" |
JB Т1 | ||||||||||||||||
"/ |
|
|
КУБЗЭ на2х адреса |
|
|
| |||||||||||||||||
|
чт/згТ |
|
|
|
чт/зп |
| |||||||||||||||||
|
|
|
|
|
|
| |||||||||||||||||
4 |
к |
|
|
|
i |
к | |||||||||||||||||
|
1 Занято |
Логика управления |
"Занято |
| |||||||||||||||||||
|
|
|
|
|
|
Семафоры от/для "Л"
Семафоры от/для"П"
Работа портов полностью независима . Проблемы возникают , если адреса , го которым производится доступ к памяти , совпадают . Например , одна шина пишет данные в ячейку памяти , другая - читает из этой же ячейки , поэтому эти действия блокируются с помощью специальной логики арбитража .
Printed with FinePrint- purchase atwww.fineprint.com
Многопортовые OS/
Арбитраж . ЕЗ - блок задержки . ЕМ - выбор микросхемы
Ал
БЗЛ
БЗП
Ап
Компаратор Кп
КомпэрЭТОР
ВМл
ВМп
Занят
л
Занятп
Запрет зап. л
Запрет зап. п
Объединение ИМС памяти - паралл . и последовательно . В случае последовательного - сигналы неодновременны -> решение М£
СВ/ типа НТО
НЮ - двухпортовое OS/, нэ один порт для занесения информации , а другой для считывания . Арбитраж - аналогичен .
Отличия - нет входов указания адреса ячейки - занесение и считывание данных - в порядке ик поступления через одну входную и одну выходную точку .
Необходима логика слежения за состоянием очереди - регистры указатели адресов начала и конца очереди + дел . флаги -отсутствие данных (блок чтения )f полное заполнение (блок записи
DIN . . . . . DOUT
Буфер
пуст
RS
WR
Буфер полон
Printed with FinePrint- purchase atwww.fineprint.com
Динамические СВ/
Сводная таблица характеристик DRAM :
TlUI памяти |
Рабоч ал частота., MHz |
Разряди ость, йих |
Время доступа, НС. |
ВрёМЯ р.1М«Т=(1=Е 1! посла, не. |
Пропускная сггосиОность, |
|
25,33 |
32 |
70,60 |
40,35 |
100. 132 |
ELO |
■40,50 |
32 |
60. 50 |
25,20 |
160,200 |
SDRAM |
66., 100, 133 |
64 |
40, 30 |
10,7,5 |
538,800, 1064 |
DDE. |
100, 133 |
|
30, 22.5 |
5, 3.75 |
1600,2100 |
RDRAM |
400.600, BOO |
|
,30 |
„2.5 |
1600.2400.3200 |
Слайд 37
Nonvolatile Memory Chips
A comparison of various memory types.
Type
Category
Erasure
Byte alterable