- •Принцип двоичного кодирования
- •0 D 0 0 1 0 0 0 инверт
- •1) Проверить, выровнены ли порядки, и. Если нет. То выровнять.
- •2} Сложить мантиссы (одна из них. Возможно, денормализовша).
- •С 1992 г. - неотъемлемая часть Intel и amd.
- •271 Команда - групповые арифметические и логические операции , сдвиги , сравнения , перегруппировка и извлечение отдельных чисел , различные варианты пересылок .
- •Команды управления виртуальной памятью .
- •6} В режиме ss&2
- •3 Register ImmediateFormat 1a
- •Instruction -Level Pa га I lei ism
- •Instruction -Level Parallel ism
- •Su perscalarArch itectu res
- •Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
- •Su perscalarArch itectu res
- •Su perscalarArch itectu res
- •Instruction
- •1011X j|I 2 - все параллельно
- •1 Упрощается архитектура процессора ; вместо распараллеливающей логики на eric процессоре можно разместить больше регистров , функциональных устройств .
- •BusWidth
- •1. Арбитраж пин
- •3. Методы повышения эффективности пин
- •4. Стандарты шинS Примеры
- •Bus Arbitration (2)
- •Способы расширения полосы пропускания шин :
- •Pci BusTransactions
- •Сокращённые обозначения -kj,Mi7 Gi.Ti.Pi и Ei.
- •Vax/1980 pPra/1996
- •MemoryChips
- •Volatile
- •1. Блочная организация основной памяти
- •2. Микросхемы памяти
- •Расслоение памяти
- •Расслоение памяти
- •1. Динамические сву
- •Динамические сву для видеоадаптеров
- •Многопортовые os/
- •Volatile
- •2. (Пни -память
- •3. Ассоциативные 3/
- •4. Организация fau -памяти
- •Пример 2
- •Пример 2
- •1. Организация fcu -памяти
- •2. Система ввода -вывода
- •Ёмкость каи - 32kb , строки го 25б байт .
- •Address
- •64 Kb cache, direct -mapped,32 -byte cache block
- •32 Kb cache, 2 -wayset -associative, 16 -byteblocks
- •16Kb,4 -wayset-associativecache732 -bitaddress, byte -addressablememory/32 -byte cache blocks/lines
- •Write -through - прежде всего обновляется слово ,
- •Средства обнаружения и защиты от ошибок . Архитектура современных н)¥щ основана на полностью ассоциативном отображении .
- •Структура гу
- •1. Понятие конвейера
- •If: Instruction fetch
- •Id: Instruction decode/ register file read
- •Риск го данным - взаимосвязь команд го данным
- •Pipelined Datapath
- •Hazards
- •Superscalar Architectures
- •Instruction
- •Instruction decode
- •1. Очередность вьщачи декодированных команд на исполнительные блоки отличается от последовательности предписанной программой -неупорядоченная выдача команд (out-of-orderissue ),
- •Sisd,misd,simd,mimd.
- •Классификация Флинна
- •Heterogeneous multiprocessor chip with six cores
- •Организация памяти вс
- •Message-passing interconnection network
- •3 Stages
- •3 Stages
- •Num am ulti processors
- •Interconnection network
- •18Bits 8
- •18Bits 8
- •And memories are not shown.
- •(A) a star, (b) a complete interconnect.
- •(C) a tree, (d) a ring, (e) a grid, (f) a double torus.
- •(G) a cube, (h) a 4d hypercube.
- •Red Storm (2)
Instruction -Level Pa га I lei ism
Главное препятствие высокой скорости выполнения команд - ик выборка из памяти .
Автоматический вызов команд из памяти заранее -б/фер выборки с упреждением (IBM Stretch, 1959).
Конвейер - выполнение команды разбивается на несколько этапов .
Si |
|
S2 |
|
S3 |
|
S4 |
|
S5 |
Instruction fetch unit |
|
Instruction decode unit |
|
Operand fetch unit |
|
Instruction execution unit |
|
Write back unit |
|
|
|
|
Блок Блок Блок Блок Блок
выборки декодирования выборки выполнения записи
команд команды операндов команды результата
Слайд Ъ
Instruction -Level Parallel ism
S1: [Т] [2] [3]
S2:
S3:
S4:
S5;
SL
Блок
выборки
команд
S2
Блок
декодирования команды
Time—-
S3
Блок
выборки
операндов
S4
Блок
выполнения команды
SS
Блок
записи
результата
Допустим время цикла - 2 не. Вся команда - 10 не Соответственно Д00 млн . команд в секунду . С конвейером - 500 млн . команд в
Printed with FinePrint- purchase atwww.fineprint.com
Слайд Ъ
Su perscalarArch itectu res
конвейер хорошо - два лучше . Выбирается сразу го две команды . АЛУ для параллельных операций . Команды не должны конфликтовать -задача компилятора .
Intel 486 - один конвейер , Pentium - 2 конвейера из 5 стадий .
S1 |
|
S2 |
|
S3 |
|
S4 |
|
S5 |
Instruction |
|
Instruction decode unit |
|
Operand fetch unit |
|
Instruction execution unit |
|
Write back unit |
|
|
|
| |||||
fetch |
| |||||||
unit |
|
Instruction decode unit |
|
Operand fetch unit |
|
Instruction execution unit |
|
Write back unit |
|
|
|
|
SL |
S2 |
S3 |
S4 |
S5 |
Блок |
Блок |
Блок |
Блок |
Блок |
выборки |
декодирования |
выборки |
выполнения |
записи |
команд |
команды |
операндов |
команды |
результата |
Слайд 25
Su perscalarArch itectu res
Pentium - 2 конвейера : главный - u-конвейер выполняет любые команды , вспомогательный v-конвейер - только простые команды с целыми числами , и одну простую с плавающей запятой (FXCH). Компилятор объединяет команды го парам . Выигрыш на целочисленных операциях го сравнению с 485 -м - в два раза .
S1 S2 S3 S4 S5
Instruction |
|
Instruction decode unit |
|
Operand fetch unit |
|
Instruction execution unit |
|
Write back unit |
|
|
|
| |||||
fetch |
| |||||||
unit |
|
Instruction decode unit |
|
Operand fetch unit |
|
Instruction execution unit |
|
Write back unit |
|
|
|
|
SL |
S2 |
S3 |
S4 |
S5 |
Блок |
Блок |
Блок |
Блок |
Блок |
выборки |
декодирования |
выборки |
выполнения |
записи |
команд |
команды |
операндов |
команды |
результата |
Сяайд
Printed with FinePrint- purchase atwww.fineprint.com