Лекции / Схемотехника ЭВМ. Лекция 04. Регистры

			xi								Di*						xi
mi
		6		7			5		4			mi
															1			1				0	0
		2		3			1		0
															0			0				0	0
					Qi
																			б		Qi
					а
				Рис.2.5. Карты Карно: а - эталонная; б - для Di*
						mi													Q
								&			D			T
						xi
						C
											C								Q

Рис.2.6. Схема цепи приёма с маскированием для одного разряда регистра на D-триггерах

Пример 2.4. То же на JK-триггерах.

Функционирование цепей приёма в этом случае приведено в табл.2.4. Характеристическая таблица JK-триггера представлена табл.1.20. Из рис.2.7,а,б следует

		J	= m x ,				(2.5)
		i	i	i
	K =m + x =m x				i	.	(2.6)
	i	i	i	i
На рис.2.8 приведена соответствующая схема.
Ji*	xi		Ki*			xi
mi	1	0	mi			0	1
	0	0				1	1
	Qi						Qi
	а						б

Рис.2.7. Карты Карно: а - для Ji*; б - для Ki*

Таблица 2.4

Функционирование цепей приёма в параллельных регистрах с маскированием входных данных

(к примеру 2.4)

Номер набора

0

1

2

3

4

5

6

7

m	x	Q	Qit	J	K
i	i	t	+1	*	*
		i		i	i
0	0	0	0	0	×
0	0	1	0	×	1
0	1	0	0	0	×
0	1	1	0	×	1
1	0	0	0	0	×
1	0	1	0	×	1
1	1	0	1	1	×
1	1	1	1	×	0

mi	&		J	TT
xi				Q
C			C
				Q
		1	K

Рис.2.8. Схема цепи приёма с маскированием для одного разряда регистра на JK-триггерах

2.2.3. Формированиеврегистреобщихцепейсброса и установки

Все регистры кроме информационных и тактовых входов в подавляющем большинстве случаев дополняются общими для всех разрядов входами сброса (R) и установки (S). Эти входы устанавливают соответствующие состояния всех разрядов регистра независимо от сигналов, поступающих на информационные и тактовые входы во время действия сигналов R и S.

Следовательно, сигналы R и S имеют максимальный приоритет, часто R- и S-входы называют асинхронными. По окончании асинхронного сигнала установленное им состояние сохраняется вплоть до очередного перепада или уровня синхросигнала С.

Важно подчеркнуть, что асинхронными входами R и S можно снабдить только непрозрачные триггеры. Прозрачный D-триггер, например, не сможет сохранить установленное R-входом состояние, если R-сигнал окончился во время действия активного уровня синхросигнала, поскольку из-за прозрачностинаеёвыходетут же установится уровеньD-входа.

Организацию асинхронных R- и S-входов рассмотрим для синхронного RS-триггера, выполненного в базисе ИЛИ-НЕ. Характеристическое уравнениедлянегоимеетвид(выводегосделайтесамостоятельно):

Qt +1 =

St

×

Ct +1

+Rt ×Qt +Ct +1 ×Qt .

(2.7)

Из уравнения (2.7) следует, что Qt+1 = 0 (установку в 0) можно обес-

печить в двух случаях: 1) Qt = 0 и С = 1; 2) Qt = 0 и S = 1. Qt = 0 обеспе-

чивается добавлением R-входа к RS-триггеру, образованному элементами D1.3 и D1.4, а С = S = 1 обеспечивается добавлением третьего входа к элементу D1.2. Соединенные вместе добавочные входы образуют общий для схемыR-вход. Нарис.2.9 онпоказанжирнойлинией.

R
R*	1	1	Q
	D1.1	D1.3
C	1	1	Q
S*
	D1.2	D1.4

S

Рис.2.9. Тактируемый RS-триггер в базисе ИЛИ-НЕ с асинхронными входами установки и сброса

Из уравнения (2.7) следует, что Qt +1 =1 (установку в 1) можно обеспечить в двух случаях: 1) Qt =1 и С = 1; 2) Qt =1 и R = 1. Qt =1 обеспечивается добавлением S-входа к RS-триггеру, образован-

ному элементами D1.3 и D1.4, а С = S = 1 обеспечивается добавлением третьего входа к элементу D1.1. Соединенные вместе добавочные входы образуют общий для схемы S-вход. На рис.2.9 он показан штриховой линией. Последний анализ можно было бы и не проводить, а воспользоваться симметрией схемы и входов R и S.

Следует обратить внимание, что активные уровни на R- и S-входах - это уровни «1», а на R*-, S*- и С-входах - уровни «0»!

Характеристическое уравнение для схемы, представленной на рис.2.10, имеет вид

		Qt +1 =Q2t +1 =Ct +1Q1t	+Ct +1Q2t .	(2.8)
	Кроме того, для Qt+1 можно записать
		1
		Q1t +1 = StCt +1 +RtQ1t	+Ct +1Q1t .	(2.9)
R
R*	&	&	&	&
		Q1		Q
				(Q2)
	D1.1	D1.3	D3.1	D3.3
C		1
		D2
	&	&	&	&
				Q
S*		Q		(Q2)
	D1.2	1	D3.2	D3.4
		D1.4
S
	Рис.2.10. Схема с асинхронными входами установки S и сброса R

Вывод уравнения (2.8) сделайте самостоятельно.

Из уравнения (2.8) следует, что для обнуления Qt +1 =Q2t +1 при лю-

бом значении сигнала С достаточно обнулить оба элементарных триггера D1.3 - D1.4 и D3.3 - D3.4. Кроме того, из (2.9) следует, что надо обеспечить SC = 0 при обнулении элементарного триггера D1.3 - D1.4. Подробный анализ опущен, так как он аналогичен проведённому выше анализу для схемы синхронного триггера, реализованного в базисе ИЛИ-НЕ. Схема с асинхронными входами установки S и сброса R приведена на рис.2.10.

Взаключение отметим следующее. Из рис.2.9 и 2.10 видно, что R-

иS-входы даже для отдельных триггеров не являются единичными нагрузками. Это надо учитывать при разработке многоразрядных регистров. Если регистр выполняется в виде ИС, СИС или БИС, то для установочного входа и входа сброса используют на кристалле специальный буферный усилитель, обеспечивающий получение единичной нагрузки по входам R и S регистра.

2.2.4. Особенности реализации цепей приёма

Многообразие вариантов использования регистров в цифровых схемах приводит в ряде случаев к необходимости разработки специальной реализации цепей приёма. Рассмотрим несколько примеров таких случаев.

1.Если регистр принимает данные от большого числа источников, то входные цепи регистра снабжаются мультиплексором. На рис.2.11 приведён пример приёма данных от восьми источников.

2.Если регистр выполняется на дискретных триггерах, каждый из которых имеет входы «Уст. 0» и «Уст. 1», то последние можно использовать для ввода данных, а информационные входы использовать для других целей, например для организации цепей сдвига.

3.Некоторые универсальные триггеры снабжаются специальным входом «Запрет записи» или «Разрешение записи». Запись в такой регистр можно осуществить только при наличии разрешающего сигнала на соответствующем входе. В схеме, показанной на рис.2.11, вход V мультиплексора может выполнять функции входа разрешения записи.

Уст. «0»

D0	MS	R	TT
D1		&	Qi
D2
	y
D3		J
D0
D1		C
D2
D3		&
a2	y	K	Qi
a1
a0
		S
V

C

Уст. «1»

Рис.2.11. Схема приёма данных в регистр от восьми источников

4. В некоторых регистрах имеется специальный вход управления полярностью сигнала записи. Так, например, микросхема 564ТМ3 состоит из четырёх одноступенчатых D-триггеров типа «защёлка», имеющих общий вход синхронизации С, вход управления полярностью Р и независимые информационные входы D0 - D3. Запись информации осуществляется при определённых сигналах на входе синхронизации С и входе управления полярностью Р. При подаче на вход управления Р низкого (высокого) уровня напряжения запись данных производится при наличии на входе синхронизации С также низкого (высокого) уровня напряжения.

Для целей управления уровнем сигнала записи или его активным перепадом широко используются элементы «сумма по модулю 2»:

y = vx +vx , так как при v = 0 y = x, а при v = 1 y = x .

2.2.5. Реализация в регистрах поразрядных логических операций

При обработке данных часто требуется выполнение поразрядных логических операций НЕ, И, ИЛИ, исключающее ИЛИ, равнозначности и др. На практике для реализации логических операций служит арифметикологическое устройство микропроцессора. Логические операции выполняются всегда над содержимым регистра-аккумулятора и каким-то другим словом из другого регистра или из памяти. По окончании логической операциирезультатзагружается вRG-аккумулятор. Этоозначает, что исходное содержимое RG-аккумулятора теряется. Рассмотрим в чистом виде организацию цепей приёма регистра, обеспечивающего реализацию указанных выше поразрядных операций. Предполагаем, что операции выполняются над содержимым двух регистров RG1 и RG2, причём результат сохраняется

в RG1. Для выполнения любых									Таблица 2.5
операций	каждый из		регистров
должен быть выполнен на базе						Реализация двух пораз-
двухступенчатых синхронных				триг-	рядных операций (к примеру
геров (докажите это положение								2.5)
самостоятельно). Выполнение пораз-						набораНомер				Q t+1
рядных операций над содержимым							a	xi	Q ti	i *
RG1 и	RG2	иллюстрируется на								D i
рис.2.12, где СЗР - старший значащий						0	0	0	0	0
разряд; МЗР - младший значащий
разряд; Qi - i-й разряд регистра RG1;						1	0	0	1	0
xi - i-йразрядрегистраRG2.
Пример 2.5. Разработать цепи						2	0	1	0	1
приёма данных xi для регистра, вы-
полненного на универсальных D-
						3	0	1	1	1
триггерах, осуществляющего приём
внешних данных при управляющем
сигнале а = 0 и инвертирование со-						4	1	0	0	1
держимого регистра Qi при а = 1.
Операция	выполняется		при	дейст-		5	1	0	1	0
вии активного сигнала на тактовом
входе триггера.		Функционирование				6	1	1	0	1
цепей приёма в этом случае приве-
дено в табл.2.5.
						7	1	1	1	0

	СЗР									МЗР
											RG1	Содержимое RG1 перед выполнением
	0			0	1	1	0	1	0	1
												операции Q				Q	i
												i
							НЕ
											RG1	Содержимое RG1 после выполнения
	1			1	0	0	1	0	1	0
												операции Qi				Qi
							а
											RG1	Содержимое RG1 перед выполнением
		0		1	0	0	1	0	0	1
												операции Q	x	i			Q
												i					i
							И
											RG2
		0		0	0	0	1	1	1	1
											RG1	Содержимое RG1 после выполнения
		0		0	0	0	1	0	0	1
												операции Qi	xi				Qi
							б
											RG1	Содержимое RG1 перед выполнением
			0	1	1	0	0	0	1	1
												операции Q + x			i		Q
												i					i
							ИЛИ
											RG2
			0	0	0	0	1	1	1	1
											RG1	Содержимое RG1 после выполнения
			0	1	1	0	1	1	1	1
												операции Qi	+ xi				Qi

в

Рис.2.12. Выполнение поразрядных операций над содержимым RG1 и RG2: а - НЕ; б - И; в - ИЛИ

	0	1	0	1	0	1	1	0	RG1	Содержимое RG1 перед выполнением
										операции Q + x				i	Q
											i				i
					m2
									RG2
	0	0	1	1	1	1	0	1
									RG1	Содержимое RG1 после выполнения
	0	1	1	0	1	0	1	1
										операции Qi		+ xi			Qi
					г
									RG1	Содержимое RG1 перед выполнением
	0	1	1	1	1	0	1	0
										операции Q x + Q x					Q
											i	i i i			i
					=
									RG2
	0	1	1	0	1	0	0	1
									RG1	Содержимое RG1 после выполнения
	1	1	1	0	1	1	0	0
										операции Qi		xi+ Qi xi			Qi
					д
									RG1	Содержимое RG1 перед выполнением
	1	0	1	1	1	1	0	1
										операции Q + x					Q
											i		i		i
					m2
									RG2	Q	x
	1	0	1	1	1	1	0	1
										i	i
									RG1	Содержимое RG1 после выполнения
	0	0	0	0	0	0	0	0
										операции Qi		+ xi			Qi

е

Рис.2.12. Выполнение поразрядных операций над содержимым RG1 и RG2: г - m2; д - равнозначность; е - применение операции m2 для очистки RG1

D *		xi
i
a	1	0	0	1
	1	1	0	0

Qi

Рис.2.13. Карта Карно для Di*

Из рис.2.13 следует

D =					(2.10)
	ax +aQ .
		i	i

На рис.2.14 приведена соответствующая схема. Поразрядная операция НЕ формирует обратный код числа.

1	&	1
xi
a	&

Уст. «0»		R	TT	Q
	D *	D
C	i
		C		Q
Уст. «1»		S

Рис.2.14. Схема цепей приёма и поразрядного инвертирования

Пример 2.6. Разработать параллельный регистр на JK-триггерах, выполняющий две микрооперации: 1) Qit +1 = xit (приём внешних данных