Министерство общего и профессионального образования

Российской Федерации.

Санкт-Петербургский Государственный Университет Аэрокосмического Приборостроения.

Курсовой проект

Защищен с оценкой:

Преподаватель: Курсанов О.И.

Блок умножения

Пояснительная записка к курсовому проекту по дисциплине

«Схемотехника ЭВМ»

СЭВМ 42.2201.4121.05КП

Работу выполнил Мещеров Ринат

Студент гр.4121

Санкт-Петербург

2003

2. Содержание проекта

Перечень сокращенных буквенных обозначений и символов….4

Введение……………………………………………………………5

Проектное задание…………………………………………………6

1. Выбор функциональной схемы………………………………...6

2. Выбор элементной базы………………………………………...7

   1. Конструктивное содержание схемы…………………………...9

2.1.1 Блок приема информации в схему и выдачи результата ....10

2.1.2 Блок умножения ………………….………………………….10

2.2 Разработка принципиальной схемы устройства….………….11

3 Выбор платы……………………………………………………..11

4 Моделирование…………………………………………….…….12

5. Разработка конструкции………………………………………..13

5.1 Спецификация……………...…………………………………..14

Заключение………………………………………………………...15

Список использованной литературы……………………………..16

Перечень сокращений буквенных изображений и символов.

КП – курсовой проект.

ИС – интегральная микросхема.

ТТЛ – транзисторно-транзисторная логика.

МОП – Металл, окисел, проводник

нс – наносекунда.

Введение.

Цифровая обработка данных с помощью автоматических устройств является результатом технического прогресса. Еще в средние века были созданы примитивные по современным понятиям решающие устройства, которые могли выполнять такие несложные вычислительные действия, как сложение и вычитание. Эти вычислительные машины, работавшие на чисто механическом принципе, были столь велики и по размерам и дороги, что тогда не могло быть и речи о той популярности, которой пользуются современные ЭВМ.

Развитие технологий позволило существенно снизить объемы и себестоимость вычислительных устройств, что повлекло за собой естественное желание переложить на аппаратную основу как можно большее количество операций, выполняемых ЭВМ, с тем чтобы освободить программиста от решения этих задач вручную (программным способом). В простейшем случае – это операции деления и умножения, в конечном же итоге – аппаратная поддержка процедур обработки графической, звуковой и других видов информации.

Предметом моего курсового проекта стал комбинационный восьмиразрядный блок умножения. Входной информацией служат два восьмиразрядных слова А и В, выходной – слово С (16 разряда), являющееся произведением А и В. Спроектированная схема должна зафиксировать результат в регистре. Необходимо также определить время, за которое схема корректно выдает результат. Эта величина будет зависеть от количества логических элементов, которые информационный сигнал должен пройти, чтобы появиться на выходе последнего сумматора.

В применяющейся системе проектирования электронных схем (MICRO-CAP5) возможно полностью протестировать собранную схему. Система позволяет определять значения информационных сигналов в любой точке схемы, использовать широкий набор интегральных и аналоговых элементов, редактировать и создавать новые их образцы.

Проектное задание.

Требуется спроектировать комбинационный блок умножения двух восьмиразрядных слов следующего вида:

1. Выбор функциональной схемы.

В работе использован стандартный алгоритм умножения.

В схеме используется счетчик который подает осведомительные сигналы устройствам схемы и во вне. При такой реализации быстродействие устройства будет, работа более устойчивой ( почти одинаковое число элементов для каждого разряда ), что позволит привязать устройство к внешней синхронизации, что является не только достоинством, но и необходимым условием работы схемы в составе ЭВМ.

2. Выбор элементной базы.

Для того чтобы выбрать элементную базу проектируемого устройства необходимо провести сравнительный анализ различных серий микросхем.

Известно, что на первых этапах развития биполярных цифровых микросхем предсказывали широкое распространение комплиментарных биполярных логических элементов на р-n-р и n-р-n транзисторах. К при­меру, если в ТТЛ удалось бы заменить выходной каскад на двухтакт­ный комплиментарный, принципиально повысилась бы экономичность элемента. Однако биполярная комплиментарная транзисторная логика не прижилась из-за трудности изготовления на кристалле большого ко­личества компактных по площади и высококачественных по параметрам интегральных р-n-р транзисторов.

Логи­ческие элементы получались крайне медленнодействующими, из-за огромного внутреннего сопротивления канала полевого транзистора (10¹⁵ Ом), это на порядки больше чем сопротивление между коллектором и эмиттером насыщен­ного биполярного транзистора. Однополярные микросхемы МОП не отличались ни помехоустойчивостью, ни малой потребляемой мощ­ностью. Хорошие результаты дало применение двух полярного инверто­ра, построенного на комплиментарной полевой паре.

Напомним, что в аналоговой схемотехнике, где р-n-р транзисторы просто необходимы как для упрощения схемотexники, так и для улуч­шения свойств усилителей, проблема создания хороших р-n-р транзисторов для технологов все еще существует. Поэтому реально биполярные микросхемы ТТЛ имеют на выходе так называемый квазикомплиментарный каскад. На кристалле делают только n-р-n транзисторы. Эта компромиссная схема элемента ТТЛ оказалась оптимальной и перспек­тивной на многие десятилетия. Основываясь на этом, в данном проекте рассматриваются ТТЛ-схемы.

Отечественная промышленность выпускает обширную номенклатуру интегральных микросхем. Широкое применение для построения устройств автоматики и вычислительной техники находят цифровые микросхемы ТТЛ–серий – К155, К555, К531.

В данном проекте используются микросхемы серии К555 и К155. Микросхемы серии К555 были выбраны из-за малой энергетической потребности в отличии от серии К155 и К531 [2].

В качестве элемента «ИЛИ» была взята микросхема К555ЛЛ1 [2]. Микросхема содержит три элемента «ИЛИ». В качестве сумматора возьмем Сумматор К555ИМ6 [2].Так как этот сумматор подходит по серии и по параметрам самого сумматора (схема с ускоренным переносом).

В качестве элемента «регистр» введен макрос (D), который состоит из 8 D- триггеров К155ТМ2 [2].

Элементы схемы крепятся на плате, в соответствии с правилами сборки микросхем.

Непосредственно схема способна умножить 2 числа размером в байт за время равное 720нс.

2.1 Конструктивное содержание схемы.

Устройство счёта конструктивно состоит из 3^х условных блоков.

Блок выдачи информации в схему предназначен для выдачи информации в схему после окончания подачи входных данных. Допускается подача входных данных заблаговременно, так как они не поступят на схему раньше, чем завершится предыдущее вычисление.

Блок выдачи результата предназначен для выдачи результата из устройства, даже во время счёта. Этот же блок занимается анализом остатка и округлением результата. В этом блоке используются сдвигающие регистры.

Блок умножения предназначен для умножения двух восьмиразрядных чисел.

2.1.1 Блок приема информации в схему и выдачи результата.

Состоит из четырех регистров (макросов D на основе D-триггеров К155ТМ2) , два входных два выходных.

к входам, которых подаются данные для счёта (прямой код). При поступлении синхроимпульса происходит загрузка данных в регистры, а через 14нс, счёт.

Через 100нс синхроимпульс доходит до двух выходных регистров (старший и младший байт результата), после этого на выходах регистров находится результат.

Особенность данных регистров, что они перед началом работы должны быть очищены инверсным импульсом очистки, поданным на вход R. Т

2.1.2 Блок умножения.

Состоит из 64 логических элементов «И» объединенных в блоки по 8 (макрос Big_and), четырех сумматоров на 8 разрядов (макросы Summ1), трех сумматоров на двенадцать (макросы Summ2) . Не стоит забывать, что логические элементы обладают определённым временем установления, о чём указывают производители данных микросхем. Поэтому для некоторых разрядов используются элементы задержки, которые задерживают результат на 15 нс.

Алгоритм умножения реализованный в данном проекте можно сформулировать так:

• вычисляется 8 частных произведений по 8 разрядов

• они попарно складываются, произведение, полученное от старшего разряда, сдвигается влево на 1 разряд. В результате получим 4 слова по 10 бит.

• Далее полученные слова складываются аналогично, но со сдвигом на 2 разряда. В результате получим 2 слова по 12 бит.

• Полученные слова складываются так же, но со сдвигом на 4 разряда. Полученная сумма будет искомым результатом.

При реализации этого алгоритма удается многие процессы распараллелить и таким образом решить проблему синхронизации почти полностью.