- •1. Архитектурные принципы фон Неймана.
- •2. Структура фон-неймановской вычислительной машины.
- •3. Понятие организации и архитектуры.
- •4. Фон-неймановская (принстонская) и гарвардская архитектуры. Организация пространств памяти и ввода/вывода.
- •5.Организация микропроцессорной системы (мпс): магистрально-модульный принцип организации мпс, основные классы микропроцессорных средств. Микропроцессорная система (мпс)
- •6. Типовые структуры мпс: магистральная, магистрально-каскадная, магистрально-радиальная.
- •7.Шинная организация микропроцессорных систем: с одной шиной, с двумя видами шин, с тремя видами шин.
- •8. Характеристики микропроцессоров.
- •9. Организация магистрали микропроцессорной системы. Трехшинная магистраль с раздельными шинами передачи адреса и данных.
- •10. Циклы обращения к магистрали.
- •11. Организация обращения к магистрали с синхронным доступом.
- •12. Организация обращения к магистрали с асинхронным доступом.
- •13. Совмещение адресной шины и шины данных. Двухшинная магистраль с совмещенными шинами адреса/данных.
- •14. Механизм пакетной передачи данных по системной магистрали.
- •15. Архитектура подсистемы памяти микропроцессорной системы. Характеристики подсистемы памяти микропроцессорной системы
- •16. Адресная память (запоминающие устройства с произвольным доступом).
- •17. Ассоциативная память.
- •18. Стековая память.
- •19. Основная память: блочная, циклическая и блочно-циклическая схемы организации основной памяти.
- •20. Кэш-память. Принципы кэширования памяти.
- •21. Способы отображения основной памяти на кэш-память. Архитектуры кэш-памяти.
- •22.Алгоритмы замещения информации в заполненной кэш-памяти.
- •23.Алгоритмы согласования содержимого кэш-памяти и основной памяти.
- •24.Концепция виртуальной памяти.
- •25.Страничная организация виртуальной памяти.
- •26.Сегментная организация виртуальной памяти. Комбинированная сегментно- страничная организация виртуальной памяти.
- •27.Архитектура подсистемы ввода/вывода микропроцессорной системы.
- •28.Организация прерываний в микропроцессорной системе.
- •29.Радиальная система прерываний.
- •30. Векторная система прерываний.
- •31.Организация прямого доступа к памяти в микропроцессорной системе.
- •32.Аккумуляторная архитектура микропроцессоров.
- •33.Регистровая архитектура микропроцессоров.
- •34. Архитектура микропроцессоров с выделенным доступом к памяти.
- •35.Стековая архитектура микропроцессоров.
- •36.Классификация команд микропроцессоров.
- •37.Структура (форматы) команд микропроцессоров.
- •38. Регистровые структуры микропроцессоров
- •39. Адресация данных в микропроцессорах: представление адресной информации, способы адресации.
- •40.Управление памятью в микропроцессорах: линейная и сегментная адресации, преобразование логических адресов в физические, управление виртуальной памятью.
- •41.Защита памяти в микропроцессорах: механизмы защиты, концепция привилегий.
- •42.Поддержка операционной системы в микропроцессорах.
- •43.Специальные прерывания (особые случаи, исключения) в микропроцессорах.
- •44.Мультипрограммный режим работы микропроцессоров.
- •45.Структурная организация однокристальных микроконтроллеров (на примере 8- разрядных микроконтроллеров): модульный принцип построения, типы процессорных ядер.
- •46.Резидентная (внутренняя) память микроконтроллеров.
- •47.Периферийные устройства микроконтроллеров: параллельные порты ввода/вывода, таймеры и процессоры событий, интерфейсы последовательного ввода/вывода.
- •48.Основы организации интерфейсов микропроцессорных систем.
- •49.Классификация интерфейсов.
- •50.Организация параллельной передачи данных.
- •51.Организация последовательной передачи данных.
- •52.Основы проектирования микропроцессорных систем: цикл проектирования мпс, средства разработки и отладки мпс.
12. Организация обращения к магистрали с асинхронным доступом.
Для медленных устройств система должна позволять произвольно увеличивать длительность циклов магистрали. Для этого из памяти или из портов ввода/вывода передаются управляющие сигналы, задающие время окончания цикла (подтверждающие окончание цикла). Как правило для этой цели используется сигнал READY (ГОТОВНОСТЬ), но могут также использоваться сигналы WAIT (ОЖИДАНИЕ) и TRANSFER_ACKNOWLEDGE (ПОДТВЕРЖДЕНИЕ ПЕРЕДАЧИ).
Временная диаграмма работы магистрали с применением сигнала готовности приведена на рис. 15.
Рисунок 15 – Цикл обращения к магистрали с применением сигнала готовности
МП по заднему фронту положительного импульса такта T3 (момент времени 1) анализирует состояние сигнала READY. Если данный сигнал имеет высокий уровень, цикл дополняется еще одним тактом (ожидания) TW. По заднему фронту положительного импульса такта TW (момент времени 2) опять анализируется состояние сигнала READY. Если уровень этого сигнала низкий, новые дополнительные такты не вводятся, а следующий такт T4 является последним тактом цикла. Если сигнал READY, анализируемый в такте TW, имеет высокий уровень, цикл дополняется новыми тактами.
Таким образом, длительность цикла можно изменять в зависимости от готовности памяти или порта ввода/вывода. Такая организация обмена по магистрали называется обращением с асинхронным доступом.
13. Совмещение адресной шины и шины данных. Двухшинная магистраль с совмещенными шинами адреса/данных.
В некоторых МП с целью сокращения ширины физической магистрали используют совмещение адресной шины с шиной данных. В течение первого такта цикла магистрали шина данных не используется, поэтому этот интервал можно использовать для передачи по шине данных адресных сигналов (адреса). Такая шина называется совмещенной шиной адреса/данных AD (Address/Data Bus). Этап передачи адресной информации по совмещенной шине адреса/данных отделяется по времени от этапа передачи данных и стробируется специальным сигналом ALE (Address Latch Enable), который включается в состав шины управления. Данную магистраль называют двухшинной с совмещенными шинами передачи адреса и данных. Если разрядность данных меньше разрядности адреса, то по совмещенной шине передаются только младшие разряды адреса, а старшие разряды при этом передаются по адресной шине.
Входящий в состав шины управления сигнал ALE используется для разделения функций, выполняемых совмещенной шиной AD. По этому сигналу присутствующая на шине AD адресная информация должна быть принята (зафиксирована) во внешний (по отношению к МП) адресный регистр-фиксатор. Для этой цели обычно служит срез сигнала ALE (переход из высокого уровня в низкий). Обычно каждый модуль микропроцессорной системы с двухшинной магистралью (модуль памяти или интерфейс периферийного устройства) содержит локальный адресный регистр для запоминания адресной информации. Для фиксации адресной информации может быть использован и один общий регистр, в результате МП с двухшинной магистралью преобразуется в МП с тремя раздельными шинами (рис. 16). Когда уровень управляющего сигнала, приходящего на вход C регистра-фиксатора, становится высоким, входная информация без изменения передается на выход. При переходе управляющего сигнала на входе C в низкий уровень информация фиксируется в регистре.
Рисунок 16 – МПС с двухшинной магистралью
Временная диаграмма работы МПС с совмещением адресной шины с шиной данных приведена на рис. 17.
Рисунок 17 – Цикл магистрали с совмещенными шинами передачи адреса и данных
В течение первого такта T1 по совмещенной шине AD7-AD0 передаются адресные разряды A7-A0. Эти разряды по сигналу ALE фиксируются в регистре фиксаторе, который находится вне МП.