10. Циклы обращения к магистрали.

Команды и данные передаются между МП и другими устройствами системы в ходе операции обмена, которая может включать один или несколько магистральных циклов, т.е. физический обмен через магистраль выполняется словами определенной разрядности в виде следующих друг за другом обращений к магистрали. Время осуществления одного считывания, записи, ввода или вывода называется циклом обращения к магистрали или просто циклом магистрали (циклом шины). За один цикл обращения к магистрали между МП, памятью или периферийным устройством передается одно слово. Такие циклы обращения к магистрали называются простыми. Таким образом, циклы магистрали обеспечивают доступ к пространству физической памяти и пространству ввода/вывода.

Существует несколько типовых циклов магистрали. Основные циклы магистрали связаны с возможными операциями, выполняемыми в микропроцессорной системе. К ним относятся циклы чтения и записи. При совмещенном вводе/выводе по этим циклам осуществляется как обращение к памяти, так и к портам ввода/вывода. При изолированном вводе/выводе эти циклы разделяются на циклы обращения к памяти и цикла обращения к портам ввода/вывода. Поэтому в микропроцессорной системе с изолированным вводом/выводом выделяется четыре основных цикла:

• цикл чтения из памяти;

• цикл записи в память;

• цикл ввод из порта ввода;

• цикл вывода в порт вывода.

В случае гарвардской архитектуры вводится также цикл чтения памяти программ.

Основными сигналами, связанными с выполнением приведенных выше циклов магистрали, являются сигналы двух типов:

• сигналы управления записью/чтением, связанные с обращением к памяти;

• сигналы управления записью/чтением (вводом/выводом), связанные с обращением к портам ввода/вывода.

Когда применяется изолированный ввод/вывод, используются четыре управляющих сигнала:

• чтение данных из памяти MEMRD;

• запись данных в память MEMWR;

• ввод данных из порта ввода IORD;

• вывод данных в порт вывода IOWR.

Для гарвардской архитектуры добавляется сигнал чтение памяти программ PMEN.

Сигналы MEMRD, MEMWR, IORD, IOWR, PMEN являются как сигналами, определяющими цикл магистрали, так и управляющими синхронизирующими сигналами, показывающими, в какой интервал времени в цикле шины должна осуществляться соответствующая операция, т.е. стробирующими сигналами.

В случае ввода/вывода с отображением на память порты ввода/вывода и память не различаются по способу доступа, поэтому можно использовать два стробирующих сигнала RD и WR.

Кроме рассмотренной существуют системы с другим составом управляющих сигналов, например, с тремя управляющими сигналами:

• MEM/IO, RD, WR. Сигнал MEM/IO указывает, к какому из пространств (памяти или ввода-вывода) осуществляется обращение в данном цикле (выбор пространства), т.е. разделяет циклы обращения к памяти и циклы ввода/вывода, RD – строб чтения, WR – строб записи. Оба эти сигнала являются общими как для памяти, так и для портов ввода/вывода;

• MEM/IO, RD/WR, STRB. Сигнал RD/WR указывает, является ли данный цикл циклом записи или циклом чтения (выбор операции чтения или записи), т.е. разделяет циклы чтения и циклы записи, STRB – строб, используемый как для чтения, так и для записи.

Если шина данных МП является многобайтной (например, в 16-разрядном МП шина данных состоит из двух байт, в 32-разрядном МП – из четырех и т.д.), то удобно обращение к определенному байту в слове осуществлять с помощью специальных управляющих сигналов. Каждый из этих сигналов выбирает определенный байт шины данных. В этом случае младшие разряды шины адреса становятся не нужными, и они не используются. Оставшиеся старшие разряды адресной шины адресуют многобайтное слово. Так, в 16-разрядной системе отсутствует самый младший разряд A0 шины адреса, и оставшиеся разряды адреса адресуют 16-разрядное слово, а два управляющих сигнала обеспечивают обращение к старшему BHE и младшему BLE байтам шины данных. При этом память состоит из двух параллельно работающих блоков, один из которых хранит старшие байты, а второй – младшие байты всех слов. Аналогично в 32-разрядной системе адресная шина не имеет двух младших разрядов A1, A0, и оставшиеся разряды адреса адресуют 32-разрядное слово, а четыре управляющих сигнала BE3-BE0 прямо определяют выбираемые байты внутри этого слова. При этом память состоит из четырех параллельно работающих блоков, каждый из которых хранит соответствующие байты всех слов.