1. Предмет проектування

Г оловною задачею курсового проекту розробка архітектури однокристального RISC процесора. Залежно від варіанту проектується або процесор загального призначення для використання в якості центрального процесора (ЦП) робочої станції, орієнтованої на роботу' в багатокорис.тувальницькому режимі, або процесор для вбудованих пристроїв, який може використовуватися, наприклад, у складі систем керування в реальному масштабі часу .

2. Загальні вимоги до процесора

Система команд повинна відповідати таким вимогам:

1. Операції звернення до пам'яті відокремлені від операцій, пов'язаних з обробкою даних.

2. Операції, пов'язані з перетворенням даних, виконуються за принципом регістр-регістр.

3. У загальному випадку апаратно підтримуються операції над цілими числами із знаком і без знака, числами, представленими в форматі з плаваючою крапкою.

4. Система команд повинна бути повнофункціональною.

Процесор повинен мати систему переривань. Мають бути передбачені можливості відключення процесора від шини з перекладом зовнішніх виводів у третій стан.

З

Для процесорів з традиційною (Прінстонськоюі архітектурою повинні бути передбачені механізми роботи з віртуальною пам'яттю, а також можливість роботи в багатозадачному режимі.

Процесори з гарвардською архітектурою повинні мати вбудовану кеш- пам'ять даних, ємність якої дорівнює ємності внутрішньої пам'яті даних.

3. Вихідні данні для розробки проиесора

Варіанти завдань наведені в таблицях 1.1 - 1.4. Склад вихідних даних визначається типом архітектури. Для традиційної архітектури варіанти завдань відповідно до таблиці 1.1, 1.2 включають наступні вихідні дані для проектування:

• Перелік апаратно підтримуваних типів даних;

• Адресність операційних команд;

• Способи адресації;

• Основні характеристики реєстрової пам'яті (кількість регістрів, їх тип і розрядність);

-Тип локальної шини;

*·

• Наявність співпроцесора;

• Характеристики основної пам'яті (обсяг і розрядність шини даних);

• Спосіб організації вводу-виводу;

Апаратно можуть підтримуватися 6 основних форматів:

• 8-розрядні числа зі знаком і без знака;

• 16-розрядні числа зі знаком і без знака;

• 32-розрядні числа зі знаком і без знака;

• 64-розрядні числа зі знаком і без знака;

• 32-розрядні числа в форматі з ПК;

• 64-розрядні числа в форматі з ПК

Для тих варіантів, в яких передбачено 32 і 64 розрядні формати, потрібно реалізувати їх для цілих чисел із знаком і без знака, і у форматі з ПК.

Графічні команди виконуються на співпроцесор з ПК за типом команд MMX_j при цьому використовуються регістри з ПК

Поняття адресності відноситься до операційних команд, тобто команд, які виконують дії по обробці даних. Наприклад, немае сенсу використовувати трьох-адресний формат для команд, що реалізують операції переходу. Таким чином, задана адресність для розроблюваної системи команд е максимальною.

Всього передбачено використання чотирьох основних способів адресації пам'яті: безпосередня (Б), відносна (В); пряма (П) і непряма (H). Основною с відносна адресація.

Реалізація механізмів безпосередньої адресації для тих варіантів, в яких це не передбачено завданням, необхідна в тому випадку, коли потрібно забезпечити функціональну повноту системи команд. Наприклад, якщо передбачається наявність керуючих регістрів, то слід передбачити механізми їх завантаження.

Для реєстрової пам'яті задаються кількість регістрів, їх тип, а також розрядність. Регістри можуть бути або універсальними (У), або функціонально орієнтованими (ФО). У першому випадку мова йде про регістри загального призначення (РЗП), які призначені для зберігання як адрес, так і цілих чисел. Якщо передбачається наявність співпроцесора, то для зберігання чисел з ПК мають використовуватися окремі регістри з ПК, які фізично розміщуються всередині співпроцесора. Якщо співпроцесор відсутній, то можливі різні варіанти організації РЗП для даних з ПК:

• Використання однієї і тієї ж фізичної пам'яті для цілочисельних даних чисел, представлених у форматі з ПК.

У цьому випадку, як правило, дані з ПК займають кілька РЗП, що використовуються для зберігання цілих. Варіант суміщення РЗП для зберігання пілих і чисел у форматі з ПК ставить перед розробником архітектури наступне завдання: чи може число з ПК розміщуватися, починаючи з будь-якого POHА, або ж тільки певним чином, наприклад, тільки з парних адрес. У другому випадку постає питання завдання адреси для даних з ПК: або вони збігаються з адресами для цілочисельних даних, або вводиться своя наскрізна нумерація (0, 1, 2, ...);

• Використання різних модулів фізичної пам'яті для реалізації РЗП для цілочисельних даних і чисел, представлених у форматі ПК

Функціональна орієнтація РЗП це їх розбиття на групи в залежності від функціонального призначення (наприклад, регістри для зберігання даних, індексів, бази, покажчика стека і т.п.). Всередині груп можливе додаткове розбиття (наприклад, реєстр бази даних, регістр бази програмного коду, реєстр бази стека т.д.).

^ч-О^У процесорі може використовуватися або поєднана шина адреси і даних (П), або роздільні шини адреси і даних (P).

До складу системи може входити співпроцесор, що забезпечує

виконання операцій з ПК, який повинен мати власні регістри з ТІК.

У завданні визначається обсяг оперативної пам'яті, до якого необхідно забезпечити доступ, в режимі пам'яті з прямою адресою. Розрядність шини даних визначає розрядність пам'яті.

Введення-виведення може бути або ізольованим (І), тобто з

використанням спеціальних команд введення-виведення, або за аналогією з

осередками пам'яті (ОП).

Ізольоване введення-виведення використовує спеціальні команди введення-виведення. Ідентифікація звернення до регістрів зовнішніх

пристроїв здійснюється за кодом операції.

6

Організація вводу-виводу· за аналогією зі зверненням до осередків оперативної пам'яті (ОП) передбачає використання єдиного адресного простору для комірок пам'яті і портів введення-виведення. У цьому випадку адресний простір поділяється між осередками ВП і регістрами зовнішніх пристроїв. Даний підхід дозволяє за кодом адреси визначите чи йде звернення до осередку ОП або до регістру ЗП, не вимагає введення спеціальних команд введення-виведення і дає можливість використовувати різні способи адресації при зверненні до регістрів ЗП, однак виникають додаткові проблеми при роботі кеша і використанні віртуальної пам'яті.

Для всіх варіантів потрібно розробити систему переривань, при цьому потрібно реалізувати векторну систему переривань, таблиця векторів може перебувати за довільними адресами. Передбачається використання зовнішнього контролера переривань.

Відмінною особливістю гарвардської архітектури є наявність окремої пам'яті команд (див. табл. 1.4). Передбачається, що пам'ять команд розміщується всередині кристала, крім того, можливе підключення додаткової зовнішньої пам'яті команд.

Роздільна реалізація пам'яті команд і даних спрощує організацію конвеєра за вибіркою команд з пам'яті і з розміщення їх у чергу для подальшого виконання.

Дана організація дозволяє уникнути конфліктів при зверненні до пам'яті, які мають місце при використанні традиційної архітектури, однак не знімає проблем, зв’язаних з реалізацією команд переходів.

Наявність підтримки віртуальної пам'яті для процесорів з традиційною архітектурою передбачає вирішення наступних завдань:

• Розробку формату і способу зберігання таблиці віртуальних і фізичних сторінок;

• Вибір способу перетворення віртуальної адреси у фізичну і його апаратну

7

підтримку;

• Вибір варіанта видалення сторінки з ОЗП і його алгоритмічне

опрацювання;

• Розробку' алгоритму обміну сторінками між ОЗП і зовнішньою пам'яттю.

Наявність кеш-пам'яті даних для процесорів з гарвардською архітектурою передбачає вирішення наступних завдань:

Розробку основних алгоритмів роботи кеш-пам'яті; Опрацювання питань структурної організації кеш-пам'яті;

• Розробку стратегії заміни рядків і її алгоритмічне опрацювання.

Таблиця 1.1 Традиційна архітектура. (Мікроархітектурна складова)

K P- ·■» 'EL		Формат даних			S S S І?	Спосіб адресації							Регістрова пам’ять
г: а S	8	16	32	64			'^w°§	in І	К. ί	Кількість		Тип		Розрядність
І	+	+	+	-	3	+	+	+	-	8		ФО		32
2	-	+	+	+	2	-	—	+	*	8		У		64
3	+	•	+	+	3	+	+	+	-	8		ФО		64
4	+	+	-	T	3	+	+	+	-	8		ФО		64
5	+	+	+	-	2	+	+		+	16		У		32
6	-	+	+	+	3	+	4-	-	+	16		У		32
7	+	-	+	+	3	+	+	+	-	16		ФО		32
8	+	+	-	+	2		+		-	16		ФО		64
9	+	+		-	3	-	+	+	+	32		У		32
10	-	+	■+	+	3	-	+	+	+	32		У		32
Ii	+	-	»	+	2	+	+	+	-	32		ФО		64
12		+ ·	-	+	3	+	+	+	-	32		ФО		32 ‘
13	-*■	T	+	•	^3		+	+	+	64		У		32
14	-	+	+	+	2	*	+	+	+	64		У		32
15	+	-	+	+	3	+	+		-	64		ФО		64

Таблиця 1.1 (продовження)
16	+	+	-	+	3	+	+	-	-	64	ФО	32
17	+	+	+	*	2	+	+	+	-	64	ФО	32
18	-			+	3	+	+	+	-	64	ФО	32
19	T	-		+	3	+	+	•	+	64	У	32
20	+	+	-	+	2		+	-	+	64	У	64
21	+ 4	+	+	-	3	+	+	+	-	32	O е	32
22	'*	+	+	+	3	+	+	+	-	32	ФО	64
23	+	-	+	+	2	■f	+	-	+	32	У	32
24	+	+	-		3	+	+	-	+	32	У	64
25	+	+	+	-	3	+	+	+	•	16	ФО	32
26	-	+	+	+	2	+	+	T	•	16	ФО	32
27	+	+	-	+	3	+	+	-	+	16	У	32
28	J-	+	-	+	3	+	+	-	+	16	У	64
29	•	+	+	+	Л	+	*	+	-	8	ФО	32
30	-	+	+	+	3	+	+	+	-	8	ФО	64

Таблиця 1.2 Традиційна архітектура (Елементна база)

Ns иаріамта	IIIifiia адрсс- данні		·- Si = г- — Ξ ' Z	Основна пам’ять		Ввод-вивід			Підтримка графіки
	C	P		Об’єм, MG	шд	І	П
І	+	-	+	256	64	+	-	T
2	+	-	+	512	32	+	-	-
3	+	-	+	1024	64	+	-	+
4		-	о.	1024	32	+	-	-
5	+	-		2048	64	U-	-	+
6	-	+	+	1024	32	-	+	-
7	-	+	+	2048	64	-	+	+
8	-	+	-	1024	32	-	+	-
9	-	+	-	1024	32	-	+ ·	•f
10	-		-	1024	32	-	+	-
Il	+	-	-	256	32	+	-
12	·*·	-	-	512	32	+	-	-

Таблиця 1.2 (продовження)
13	+	-	-	204 δ	64	+	-	+
14	+	-	-	512	32	+	-	-
15	+	•	+	1024	64	+
16		+ .	+	256	32	-	+	-
17		+	+	512	32	-		+
18		+	-г	1024	64	-	+	-
19		+■	+	1024	32	-	+	*
20		+		1024	32	-	+	-
21	+			2048	64	+		+
22	+		-	128	32	+		•
23	т*			256	32	+		+
24	+		-	512	32
25	+		-	512	32	+
26	-	+	-	128	32	-	T	-
27	•	+	-	1024	32	-	+	+
28	-	+	-	1024	32		•	-
29	-	+	+	256	32	-	+	+
ЗО	-	+	+	512	32	-	+	•

Таблиця 1.3 Гарвардська архітектура (Мікроархітектурна складова)

я E TZ « CS %	Формати даних					f З * ζ		Способи адресації					Регістрова пам’ять
	8	16	32					H		O	II	K	Кількість		Тип	Розрядність
1	+	+	-	3			А.		-	+	-	8		У	16
2		+	+	2			•			+	-f	8		У	32
3	+	+	-	3			+		-г	•f	-	S		ФО	16
4	-	+	+	3			+		+	+	-	8		ФО	16
5	+	+		2			+		+		+	16		У	32
6	- .	+	4-	3			+		+		+	16		У	32
7	+	·+	-	3			+		+	+	-	16		ФО	16
8	-	+	+	2			+		•f	+	-	16		ФО	16

9		+	η і			J-	+	+	32	У	16
IO	-	+	+	3		+	+	+	32	У	16
11	+	+	-	2	+	H-	+	-	32	ФО	16
12	-	+	+	3	+	+	4-	-	32	ФО	16
13	+	T		3	-	+	+		64	У	16
14	-	+	+	2		+	+	+	64	У	32
15	+	+	-	3	+	+	■*·	-	64	ФО	16
16	-	+	+	з	+	+	•	-	64	ФО	32
17	+	+	-	2	+	-f	+	-	64	ФО	16
18		+	+	3	+	+		•	64	ФО	16
19	+		-	3	+	+	-	+	64	У	16
20	-	+	т	2	+	+	-	+	64	У	32
21	T	4-	-	3	+	+	т	-	32	ФО	16
22	-	+	+	3	-T-	-г	+	-	32	ФО	32
23	+	+	-	2	+	+	-	■f	32	У	16
24	-	+	+	3	+	+	-	+	32	У	32
25	+	+	-	3	T	•г	+	-	16	ФО	16
26	-	+	+	2	+	-і-	+	-	16	ФО	32
^27	+	+	-	3	+	+		+	16	У	16
28	-	-і.	+	3	+	+	-	+	16	У	32
29	+	+	-	2	•f	+	+	-	8	ФО	16
ЗО	-	+	+	3	-	+	+	-	8	ФО	32

Таблиця 1.4 Гарвардська архітектура (Елементна база)

« Cj 'EL CZ	Шшіп адреса- данні		Пам’ять Iiaiiiix			Пам'ять команд			Ввод-внвіл
C £	C	P	Об’єм,	шд	Об’єм,		ULIK	І		П
			Кб		Кб
1	+		16	16	16		16	-		+
2	+		32	16	32		32	*		+
3	+		48	16	64		64	-		+
4	+		48	32	64		16			+
5	+		256	16	32		16	-		+

Таблиця 1.4 (продовження)
6	+	-	128	16	16	32	-
7	+	-	256	16	32	16		+
8	-	+	128	32	16	32	+	-
9	-	+	46	16	48	64		■
]0	-	+	64	16	64	16	+	-
11	-	+	128	16	24	16	+	-
12	-	+	256	32	64	32	+
13	-	+	256	16	32	16	+	-
І ^14	-	+	64	16	48	32	+	-
15	+		128	16	16	64
16	+		128	32	32	16		T
17	+		32	16	48	16		+
18			64 16		48	32		+
19	+		48	16	48	16		+
20	+		128	32	16	32		+
21	+	-	256	16	32	64
22		T	32	16	48	16	+	-
23		+	128	16	32	16	+	-
24		+	48	32	48	32	+
25		+	64	16	64	16	+	-
26		+	32	16	32	32	+	-
21		+	128	16	32	64	+	-
28		+	128	32	16	16	+	-
29		+	48	16	48	16	-	+
30		+	2	16	64	32	-