5.1.10 Сумматоры
Суммирование является самой распространенной арифметической операцией в вычислительных устройствах. При суммировании двух одноразрядных двоичных чисел результат может получиться двухразрядным. Младший разряд назовем суммой S, а старший переносом Р. Устройство, суммирующее два одноразрядных двоичных числа, называется полусумматором. Таблица истинности полусумматора приведена в табл. 5.7.
Таблица 5.7 Таблица истинности полусумматора
|
a |
b |
P |
S |
|
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
1 |
|
1 |
0 |
0 |
1 |
|
1 |
1 |
1 |
0 |
Из табл. 5.7 следует
. (5.10)
. (5.11)
Реализация полусумматора показана на рис. 5.13, а. На рис. 5.8,б показано его условное обозначение.
а) б)
Рис. 5.13 Схема полусумматора и его условное обозначение
Полный сумматор строится из двух полусумматоров по схеме, приведенной на рис. 5.14, а. Условное обозначение показано на рис. 5.14, б.
а) б)
Рис. 5.14 Схема полного сумматора и его условное обозначение
Параллельный сумматор.
Для суммирования чисел в параллельном коде требуется число полных сумматоров, равных разрядности чисел. Схема n – разрядного сумматора приведена на рис. 5.15, а. Условное обозначение четырехразрядного сумматора приведено на рис. 5.15, б.
а) б)
Рис. 5.15 Схема n-разрядного сумматора и его условное обозначение
Сумматоры с различной разрядностью выпускаются в виде ЦИС. Например: 155ИМ1 – одноразрядный сумматор; 155ИМ2 – двухразрядный сумматор; 155ИМ3 – четырехразрядный сумматор.
Последовательный сумматор.
Применение последовательного двоичного кода, когда каждый разряд присутствует в течении одного такта, позволяет обойтись одним сумматором. Разряды поступают младшим разрядом вперед. Схема такого сумматора приведена на рис. 5.16, а, а временная диаграмма его работы на рис. 5.16, б. Элемент D1 полный сумматор, D2 элемент задержки на один такт.
Рис. 5.16 Последовательный сумматор
На рис. 5.16, б приведены временные диаграммы при суммирования чисел А = 1011, В = 1001. Результат равен S = 10100.
5.1.11 Дешифраторы
Дешифратором называют преобразователь одного кода (обычно n - разрядного двоичного) в другой код. Таблица истинности для преобразования четырехразрядного двоичного кода числа А3А2А1А0 в унитарный (единичный) код приведена в табл. 5.8. Единичное значение сигнала CS разрешает дешифрацию, при нулевом сигнале CS все выходы дешифратора принимают нулевые значения независимо от входного двоичного кода.
Принципиальная схема дешифратора, соответствующая табл. 5.8, приведена на рис. 5.17, а, а его условное графическое изображение на рис. 5.17, б.
Таблица 5.8 Таблица
истинности дешифратора
|
Входы |
Выходы | ||||||||||||
|
CS |
А3 |
А2 |
А1 |
А0 |
D0 |
D1 |
D2 |
D3 |
D4 |
. . . |
D13 |
D14 |
D15 |
|
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
. . . |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
. . . |
0 |
0 |
0 |
|
1 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
. . . |
0 |
0 |
0 |
|
1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
. . . |
0 |
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
. . . |
0 |
0 |
0 |
|
1 |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
. . . |
|
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
. . . |
1 |
0 |
0 |
|
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
. . . |
0 |
1 |
0 |
|
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
. . . |
0 |
0 |
1 |
|
0 |
Х |
Х |
Х |
Х |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
Дешифраторы обычно используются для выбора конкретного устройства по его адресу, заданному в двоичном коде. Наращивание разрядности дешифратора достигается каскадным включением нескольких дешифраторов малой разрядности. На рис. 9 показана структура дешифратора восьмиразрядного двоичного кода, имеющего 256 выходных линий. Дешифратор может быть не полным. Так широко применяется двоично-десятичный дешифратор, который имеет десять выходных линий и расшифровывает только десять первых комбинаций входного двоичного кода.
а) б)
Рис. 5.17 Дешифратор четырехразрядного двоичного кода в унитарный код
а) – принципиальная схема, б) – условное графическое обозначение