- •Архитектура и режимы работы микропроцессора к1810вм86
- •Выбор основных узлов для построения мпс
- •3.1 Буферные регистры и шинные формирователи
- •3.2 Программируемый таймер к1810ви54
- •3.3 Разработка блока ацп
- •3.4 Разработка контроллера прямого доступа к памяти
- •3.5 Организация прерываний в мп к1810вм86
- •3.6 Разработка подсистемы ввода/вывода
- •3.7 Генератор тактовых импульсов
- •3.8 Разработка принципиальной схемы микро-эвм
- •5. Буферные регистры и шинные формирователи
3.3 Разработка блока ацп
В схему разрабатываемой системы входит АЦП К572ПВ1, который представляет собой 12-разрядный преобразователь напряжения в двоичный код сравнительно низкого быстродействия. С точки зрения процессора, АЦП представляет собой 16-разрядный порт.
Схема подключения АЦП к МП приведена на рисунке 17.
Рисунок 17 – Подключение АЦП к ВМ86
D0-D7 – линии шины данных, подключаются непосредственно к шине данных,
- управляющий сигнал считывания, вырабатывающийся элементами И-НЕ на выходе МП.
CLK – управляющий сигнал неперекрывающихся синхроимпульсов от МП.
GND – общий вывод.
3.4 Разработка контроллера прямого доступа к памяти
Режим прямого доступа к памяти (ПДП) инициируется подачей на вход HLD МП БИС К1810ВМ86 единичного сигнала запроса. По завершении текущего машинного цикла МП БИС выдает сигнал подтверждения захвата и переводит свои магистрали в третье состояние. Так как память МП БИС организована в виде однобайтных ячеек, то для осуществления режима прямого доступа к памяти может использоваться микросхема КР580ВТ57, относящаяся к МПК серии К580.
БИС программируемого контроллера прямого доступа к памяти КР580ВТ57 предназначена для организации высокоскоростного обмена данными между памятью и внешними устройствами, выполняемого по инициативе внешнего устройства. Контроллер прямого доступа к памяти (КПДП)
генерирует управляющие сигналы, необходимые для организации обмена. КПДП содержит 4 канала прямого доступа, каждый из которых обеспечивает передачу блока данных размером до 16К байт с произвольным начальным адресом в диапазоне от 0 до 64 байт.
В состав БИС входят: двунаправленный двустабнльный буфер данных (ВD), предназначенный для обмена информацией между МП и КПДП: схема управления чтением/записью (RWCU), адресующая внутренние регистры КПДП и управляющая обменом по шине D(7-0); блок управления (CU), содержащий регистры режима и состояния КПДП и обеспечивающий последовательность операций, необходимую для организации режима прямого доступа к памяти; блок управления приоритетами (PCU), обеспечивающий определенный порядок обслуживания запросов внешних устройств; четыре канала прямого доступа (CH0-CH3), каждый из которых содержит регистр адреса ячейки памяти, с которой производится обмен, и счетчик циклов обмена, два старших разряда которого отведены для задания операций обмена.
Структура КПДП КР580ВТ57 приведена на рисунке 18, а назначение входных, выходных и управляющих сигналов – в таблице 5.
Рисунок 18 – Структура КПДП КР580ВТ57
Таблица 5 – Назначение входных, выходных и управляющих сигналов КПДП
Обозначение вывода |
Номер вывода |
Назначение выводов |
|
1 |
2 |
3 |
|
D(7-0)
|
21; 22; 23; 26; 27; 28; 29; 30; |
Входы/выходы данных для обмена с МП;
|
|
I/OR
|
1
|
Чтение ввода/вывода – двунаправленный тристабильный вход/выход: входной сигнал L-уровня разрешает чтение информации из КПДП в МП; выходной сигнал L-уровня разрешает чтение из ВУ; |
|
I/OW
|
2
|
Запись ввода/вывода – двунаправленный тристабильный вход/выход; входной сигнал L-уровня разрешает программирование КПДП: выходной сигнал L-уровня разрешает запись в ВУ; |
|
CLK |
12 |
Вход тактовых импульсов; |
|
RESET |
13 |
Вход установки 0; |
|
A(3-0) |
35; 34; 33; 32 |
Двунаправленные тристабильные адресные выводы; |
|
CS |
11 |
Выбор микросхемы; |
|
A(7-4) |
40; 39; 38; 37; |
Тристабильные адресные выходы; |
продолжение таблицы 5
READY
|
6
|
Готовность – входной сигнал H-уровня указывает на готовность к обмену; |
|
HRQ
|
10
|
Запрос захвата – выходной сигнал H-уровня указывает на запрос о доступе КПДП к системным шинам; |
|
HLDA |
7 |
Подтверждение захвата – входной сигнал H-уровня указывает на возможность доступа к системным шинам; |
|
MEMR
|
3
|
Чтение из памяти – тристабильный выход; выходной сигнал L-уровня разрешает чтение из ячейки памяти, адресуемой КПДП; |
|
MEMW
|
4
|
Запись в память – тристабильный выход; выходной сигнал L-уровня разрешает запись в ячейку, адресуемую КПДП; |
|
AEN |
9 |
Разрешение адреса – сигнал H-уровня используется для блокировки некоторых шин адреса и данных; |
|
ADSB
|
8
|
Строб адреса – сигнал H-уровня указывает на нахождение на шине D(7–0) старшего байта адреса ЗУ; |
|
TC
|
36
|
Конец счета – сигнал H-уровня определяет выполнение последнего цикла передачи блока данных; |
|
MARK
|
5
|
Маркер – сигнал H-уровня указывает, что до конца передаваемого блока необходимо выполнить число циклов обмен-кратное 128; |
|
DRQ3-DRQ0
|
16; 17; 18; 19
|
Запросы прямого доступа к памяти каналов СНЗ-СН0 сигнал H-уровня указывает на запрос от ВУ; |
|
DACK3-DACK0
|
15; 14; 24; 25
|
Подтверждение запросов прямого доступа к памяти каналов СН3-СН0; сигнал L-уровня указывает на разрешение обмена; |
|
Ucc |
31 |
Напряжение питания (+5 В); |
|
GND |
20 |
» » (0 В). |
При подключении КПДП к шинам микроЭВМ младший байт адреса памяти выдается по линиям А(3–0) и А(7–4), а старший байт – через шину D(7–0), поэтому КПДП обычно подключается вместе с буферным регистром. Схема подключения КПДП к системной шине и использованием буферного регистра К589ИР12 показана на рисунке 19.
Для начальной установки КПДП необходимо записать соответствующую информацию в 16-разрядный регистр адреса канала (RGA), в 16-разрядный счетчик циклов канала (СТ) и в 8-разрядный регистр режима, общий для всех каналов. Запись этой информации производится с помощью команды OUT, хотя возможен и другой способ обращения к КПДП как к ячейкам памяти. Запись информации в 16-разрядные регистры осуществляется двумя командами, начиная с младшего байта. Два старших разряда счетчика циклов определяют операцию обмена следующим образом: запись в память – 01, чтение из памяти – 10, контроль – 00 (комбинация 11 запрещена).
Рисунок 19 – Схема подключения КПДП к системной шине
Состояние КПДП можно контролировать чтением содержимого КПФ, СТ и 8-разрядного регистра состояния, общего для всех каналов, с помощью команды IN.