- •Вопрос 1. Характеристики микропроцессоров
- •Вопрос 2. Классификация микропроцессоров
- •Вопрос 3. Принстонская и гарвардская архитектуры микропроцессорных систем
- •Вопрос 4. Организация пространств памяти и ввода/вывода в микропроцессорной системе
- •Вопрос 5. Магистрально-модульный принцип построения микропроцессорных систем. Шинная организация микропроцессорных систем. Типовые структуры
- •Вопрос 6. Магистраль микропроцессорной системы. Трехшинная магистраль
- •Вопрос 7. Организация обмена по магистрали микропроцессорной системы
- •Вопрос 8. Простые циклы обмена по системной магистрали
- •Вопрос 9. Организация обращения к системной магистрали с асинхронным доступом. Использование сигнала готовности
- •Вопрос 10. Совмещение шины адреса и шины данных в магистрали микропроцессорной системы. Двухшинная магистраль с совмещенными шинами адреса/данных
- •Вопрос 11. Механизм пакетной передачи данных по системной магистрали
- •Вопрос 12. Механизм транзакций при передаче данных по системной магистрали
- •Вопрос 13. Архитектура подсистемы памяти микропроцессорной системы
- •Вопрос 14. Основные характеристики запоминающих устройств
- •Вопрос 15. Классификация устройств памяти
- •Вопрос 16. Организация запоминающих устройств с произвольной выборкой
- •Вопрос 17. Ассоциативная память
- •Вопрос 18. Стековая память
- •Вопрос 19. Основная память. Блочная организация основной памяти
- •Вопрос 20. Кэш-память. Принципы кэширования памяти
- •Вопрос 21. Организация кэш-памяти: кэш прямого отображения, наборно-ассоциативный кэш, полностью ассоциативный кэш
- •Вопрос 22. Концепция виртуальной памяти
- •Вопрос 23. Организация виртуальной памяти. Страничная и сегментная организации виртуальной памяти
- •Вопрос 24. Архитектура подсистемы ввода/вывода микропроцессорной системы
- •Вопрос 25. Программно-управляемый обмен
- •Вопрос 26. Организация прерываний в микропроцессорной системе
- •Вопрос 27. Радиальная и векторная системы прерываний
- •Вопрос 28. Организация прямого доступа к памяти в микропроцессорной системе
- •Вопрос 29. Структурная организация универсальных микропроцессоров
Вопрос 7. Организация обмена по магистрали микропроцессорной системы
Команды и данные передаются между МП и другими устройствами системы в ходе операции обмена, которая может включать один или несколько магистральных циклов, т.е. физический обмен через магистраль выполняется словами определенной разрядности в виде следующих друг за другом обращений к магистрали. Время осуществления одного считывания, записи, ввода или вывода называется циклом обращения к магистрали или просто циклом магистрали (циклом шины). За один цикл обращения к магистрали между МП, памятью или периферийным устройством передается одно слово. Таким образом, циклы магистрали обеспечивают доступ к пространству физической памяти и пространству ввода/вывода.
Существует несколько типовых циклов магистрали. Основные циклы магистрали связаны с возможными операциями, выполняемыми в микропроцессорной системе. К ним относятся циклы чтения и записи. При совмещенном вводе/выводе по этим циклам осуществляется как обращение к памяти, так и к портам ввода/вывода. При изолированном вводе/выводе эти циклы разделяются на циклы обращения к памяти и цикла обращения к портам ввода/вывода. Поэтому в микропроцессорной системе с изолированным вводом/выводом выделяется четыре основных цикла:
цикл чтения из памяти;
цикл записи в память;
цикл ввод из порта ввода;
цикл вывода в порт вывода.
В случае гарвардской архитектуры вводится также цикл чтения памяти программ.
Рассмотрим основные сигналы, связанные с выполнением приведенных выше циклов магистрали.
Основными сигналами являются сигналы двух типов:
сигналы управления записью/чтением, связанные с обращением к памяти;
сигналы управления записью/чтением (вводом/выводом), связанные с обращением к портам ввода/вывода.
Когда применяется изолированный ввод/вывод, передаются четыре управляющих сигнала (рис. 6):
чтение данных из памяти ;
запись данных в память ;
ввод данных из порта ввода ;
вывод данных в порт вывода .
Р ис. 6
Для гарвардской архитектуры добавляется сигнал чтение памяти программ .
Сигналы , , , , являются как сигналами, определяющими цикл магистрали, так и управляющими синхронизирующими сигналами, показывающими, в какой интервал времени в цикле шины должна осуществляться соответствующая операция. Управляющие синхронизирующие сигналы также называются стробирующими сигналами. Эти сигналы делятся на два типа:
сигналы, имеющие в обычном состоянии низкий уровень и в установленное время переходящие на высокий уровень;
сигналы, имеющие в обычном состоянии высокий уровень и в установленное время переходящие на низкий уровень.
Первые называются сигналами с высоким активным уровнем, а вторые сигналами с низким активным уровнем. Сигналы , , , , относятся ко второму типу.
В случае ввода/вывода с отображением на память порты ввода/вывода и память не различаются по способу доступа, поэтому можно использовать два стробирующих сигнала и .
Кроме рассмотренной существуют системы с другим составом управляющих сигналов, например с тремя управляющими сигналами:
, , . Сигнал указывает, к какому из пространств (памяти или порту ввода-вывода) осуществляется обращение в данном цикле (выбор пространства), т.е. разделяет циклы обращения к памяти и циклы ввода/вывода. строб чтения, строб записи. Оба эти сигнала являются общими как для памяти, так и для портов ввода/вывода;
, , . Сигнал указывает, является ли данный цикл циклом записи или циклом чтения (выбор операции чтения или записи), т.е. разделяет циклы чтения и циклы записи. строб, используемый как для чтения, так и для записи.
Как отмечалось выше, память в микропроцессорной системе адресуется с точностью до байта. Если шина данных МП является многобайтной (например, в 16-разрядном МП шина данных состоит из двух байт, в 32-разрядном МП – из четырех и т.д.), то удобно обращение к определенному байту в слове осуществлять с помощью специальных управляющих сигналов. Каждый из этих сигналов выбирает определенный байт шины данных. В этом случае младшие разряды шины адреса становятся не нужными, и они не используются. Оставшиеся старшие разряды адресной шины адресуют многобайтное слово. Так в 16-разрядной системе отсутствует самый младший разряд шины адреса и оставшиеся разряды адреса адресуют 16-разрядное слово, а два управляющих сигнала обеспечивают обращение к старшему и младшему байтам шины данных (рис. 7). При этом память состоит из двух параллельно работающих блоков, один из которых хранит старшие байты, а второй – младшие байты всех слов. Аналогично в 32-разрядной системе адресная шина не имеет двух младших разрядов , и оставшиеся разряды адреса адресуют 32-разрядное слово, а четыре управляющих сигнала прямо определяют выбираемые байты внутри этого слова. При этом память состоит из четырех параллельно работающих блоков, каждый из которых хранит соответствующие байты всех слов.
Р ис. 7