Контроллер массива процессоров

При загрузке из интерфейсной вычислительной машины программа через интерфейс ввода-вывода заносится в ОЗУ контроллера массива процессоров. Команды для процессорных элементов и глобальная маски, формируемая на этапе компиляции загружается в ОЗУ команд и глобальной маски.

Модель контроллера массива процессоров

Контроллер массива процессоров начинает выполнять программу. При этом, он извлекает либо одну скалярную команду из ОЗУ контроллера массива процессоров, либо множественные команды из команд и глобальной маски. Скалярные команды – это команды, которые осуществляют операции над хранящимися в контроллере скалярными данными. Они выполняются центральным процессором контроллера массива процессоров. В свою очередь команды с множеством переменных преобразуются в блоке выборки команд в более простые единицы выполнения – нанокоманды. Нанокоманды совместно с маской пересылаются через шину команд для процессорных элементов для исполнения в массив процессоров. В большинстве задач дальнейший порядок вычислений зависит от предшествующих операций. Для обеспечения такого режима в матричных системах статусная информация, хранящаяся в процессорных элементах, должна быть собрана в единое слово и передана в контроллер для выработки решения о ветвлении программы.

Массив процессоров

В матричных системах получили распространение два основных типа архитектурной организации массива процессорных элементов. В первом варианте известном, как архитектура типа «процессорный элемент –процессорный элемент» в N-процессорных элементах связаны между собой сетью соединений.

Архитектура типа «Процессор-память»

Прежде всего, опишем архитектуру процессорный элемент-память (процессор-память). В данной конфигурации двунаправленная сеть соединений связывает N процессоров и M модулей памяти. Процессоры управляются через широковещательную шину. Обмен данными между процессорами осуществляется как через сеть, так и через модули памяти. Пересылка данных между модулями памяти и устройствами ввода-вывода обеспечивается шиной ввода-вывода. Для передачи данных из конкретного модуля памяти в контроллер массива процессоров служит шина результата.

Модель процессорного элемента

В большинстве вычислительных систем модель процессорного элемента содержит арифметико-логическое устройство (АЛУ), регистры данных, сетевой интерфейс, номер процессорного элемента, регистр флага разрешения маскирования, локальная память.

Процессорные элементы, управляемые командами, поступающими по широковещательной шине из контроллера массива процессоров (КМП) могут выбирать данные из своей локальной памяти и регистров, обрабатывать их в АЛУ и сохранять результаты в регистрах и локальной памяти. Каждому из процессорных элементов присваивается свой уникальный номер, который называется адресом процессорного элемента и который представляет собой целое число от 0 до N-1. Чтобы указать, должен ли данный процессорный элемент участвовать в операции, в его составе имеется регистр флага разрешения F. Состояние этого регистра определяют сигналы управления из контролера массива процессоров либо в результате операции в самом процессорном элементе.