Логические интегральные схемы на комплиментарных моп транзисторах.

В структуре элементов на комплиментарных (взаимодополняющих) транзисторах используется пара транзисторов с каналами n и p типа на одной подложке.

В схемах эти транзисторы (их каналы) включают последовательно, а их затворы включают параллельно.

Возможность схемотехнической реализации КМОПТ ИС основывается на том преимуществе МОП-транзисторов, что их входные цепи, благодаря изолированности затворов, не потребляют тока.

Для иллюстрации принципа построения и функционирования логических КМОПТ-схем рассмотрим пример простейшей схемы – одновходового вентиля.

Инвертор образуется парой МОП транзисторов и .

Соединенные вместе затворы и стоик вентиля служат соответственно входам и выходам схемы, а истоки подключаются к соответствующим полюсам питающего напряжения (n-транзистора – к минусу, p- транзистора – к плюсу). Транзистор , исток которого соединен с заземленной шиной питания будем называть основным, а транзистор , соединенный истоком с незаземленной шиной – дуальным.

Инвертор с отрицательным питанием имеет ту же схему, только тип проводимости и должен быть изменен на противоположный.

Работают схемы инверторов следующим образом:

При подаче на вход схемы открывается основной транзистор и закрывается дуальный . На выходе схемы будет действовать напряжение , что соответствует логическому нулю.

Если же на входе действует напряжение , то закрывается транзистор и открывается транзистор . При этом на выходе напряжение , что соответствует логической единице.

Совокупность основных и дуальных к ним транзисторов образуют основную ОС и дуальную ДС части схемы вентиля.

Отметим следующую особенность КМОПТ-схем: все подложки транзисторов ОС подсоединяются к заземленной шине питания схемы, а транзисторов ДС – к незаземленной.

При отсутствии напряжения на затворе ( ) проводит транзистор с каналом одного типа проводимости, а при подаче напряжения каналом другого типа. Такая пара в статическом состоянии всегда имеет высокое сопротивление независимо от управляющих сигналов на затворе (ток составляет доли мкА).

Типовые функциональные узлы цифровых устройств.

До сих пор мы рассматривали варианты реализации и характеристики логических элементов, выполняющих простейшие операции над булевыми переменными. Далее будут рассмотрены функциональные узлы, выполняющие типовые для цифровых устройств микрооперации.

Функциональные узлы сложнее, чем логические элементы, поэтому рассмотрение их на уровне электрических схем чаще всего неприемлемо. Как правило, работа функциональных узлов исследуется приближенно, без раскрытия их электрических схем, когда узлы представляются логической структурой, составленной из идеализированных логических элементов.

При рассмотрении функциональных узлов встречаются действия не только над буквенными переменными, но и над словами (многоразрядными), то есть упорядоченными совокупностями переменных:

- двоичные переменные . или .

В дальнейшем, если специально не оговорено, подразумеваем, что старший разряд находится слева.

При проектировании цифровых логических устройств необходимо учитывать не только реализуемые или логические операции, но и задержки в самих логических элементах и цепях связи.

В простейшей и наиболее распространенной модели логического элемента характеристикой времени распространения сигнала служит так называемая «чистая» задержка . Наиболее часто изготовитель элементов указывает предельные максимальные значения задержек . Максимальная задержка сигнала на пути, содержащем каскадов:

В действительности время задержки может оказаться меньшим.

Влияние задержек в элементах может существенно изменять функционирование цифровых устройств. Для комбинационных цепей задержки не только ограничивают быстродействие, но могут создавать на выходе одновременно существующие ложные сигналы (риски или риски сбоя). Со временем они исчезают и выход приобретает значение, предусмотренное логической формулой, описывающей работу устройства. Особенно опасны, если выход КС является входом памяти.

Различают статические и динамические риски. Статические риски существуют, когда состояние выхода должно остаться неизменным, но в действительности кратковременно изменяется. Пример:

Цепь реализует операцию , возможно одновременное изменение аргументов. При изменении набора с 10 на 01 или наоборот на выходе должна сохраняться логическая единица. Из-за разных задержек и в цепях схемы возникают ситуации: без сбоя а) или со сбоем б). В последнем случае проявляется статический риск сбоя – на выходе временно появляется нулевой сигнал, не предусмотренный логикой работы схемы.

Для элемента ИЛИ-НЕ аналогично:

Динамический риск возникает когда логика работы схемы предусматривает изменение состояния на выходах, однако вместо однократного перехода выходной величины с одного уровня на другой происходят многократные переходы.

При динамическом риске первый и последний переходы всегда совпадают с алгоритмическим переходом, предусмотренный с логикой схемы. Статический риск таким свойством не обладает и считается более неблагоприятным.

Для устранения сбоев из-за статического и динамического рисков используется синхронизация процессов при записи информации в элементы памяти.

Прием информации разрешается сигналом , подаваемым после завершения переходных процессов в комбинационной схеме.

Поэтому с точки зрения организации временных процессов ЦУ делят на асинхронные и синхронные.

В асинхронных – процессы переключения элементов происходят без внешнего управления.

В синхронных (тактируемых) процесс обработки информации упорядочен во времени с помощью тактовых сигналов от специального генератора.