ПособиеМПЭВС_ч2

3.1 Внешнее описание микропроцессора

61

связей с окружением и выдача сигнала оповещения может предусматриваться после завершения текущего МЦП, а не команды. Продолжение взаимодействия МП с окружением может восстанавливаться с последующего машинного цикла после снятия запроса ПД. Отключение МП от связей программного режима должно происходить независимо от количества запросов, так как реакция МП для всех их одинакова (отключение). Шина управления в режиме аппаратных прерываний МП для «прямого доступа» должна расширяться на две линии:

•линию ввода запроса;

•линию выдачи сигнала подтверждения как гарантии бесконфликтной передачи управления.

Для исключения несогласованных начальных состояний объектов внутреннего состава МП при включении питания должна быть предусмотрена возможность начальной установки (НУ) МП.

На рисунке 3.1 показан состав выводов МП к внешнему окружению. Выходы поля А предназначены для подключения к однонаправленной шине адреса. Входы/выходы поля Д предназначены для подключения к двунаправленной магистральной шине команд и данных. Выходы ЧтП, ЗпП, ЧтВ, ЗпВ, ППр, собранные в отдельное поле, отмеченное спецификацией третьего состояния, предназначены для подключения к однонаправленной магистральной шине управления памятью «команд— данных» (ЧтП — чтение, ЗпП — запись), управления портами внешних устройств (ЧтВ — чтение, ЗпВ — запись), управления прерывающими устройствами (ППр — чтение признаков идентификации прерывания). Вывод ППд предназначен для подключения к линии передачи сигнала оповещения о предоставлении прямого доступа. Символами n, m, k на рисунке обозначены разрядность шины адреса, шины (команд— данных) и состав линий внешних запросов прерываний (ЗпР). Входам НУ и ЗПд соответствуют сигнальные входы «Начальная установка» и «Запрос ПД».

Рис. 3.1 – Состав внешних выводов МП

62	Глава 3. Микропроцессоры

3.2 Архитектура и структура МП с разделёнными шинами

3.2.1 Общие сведения

Микропроцессор 1821ВМ85А (аналог i8085А) является классическим примером архитектуры фон Неймана с раздельными шинами передачи сигналов адреса, команд, данных, управления. Микропроцессор 1821ВМ85А содержит встроенный контроллер сигналов управления, расширенную систему прерываний и утилитарные средства адаптера последовательного обмена данными. Адресная шина и шина данных частично совмещены мультиплексированием передачи младшего байта адреса через общие контакты линий данных корпуса. Эти отличия предоставляют множество вариантов для ознакомления с техническими ресурсами, характерными для иных моделей МП. Расширенный справочный материал по МП 1821ВМ85А приведен в приложении Г папки электронных материалов к пособию.

3.2.2 Структура процессора 1821ВМ85А

Структурная схема МП с сигнальными линиями внешних подключений приведена на рисунке 3.2. Блок синхронизации и управления, регистр команд, дешифратор команд и шифратор машинных циклов, выполненные по принципам «жесткой логики», регистры адресации команд, адресации данных в стеке и памяти образуют устройство управления процессом исполнения команд и обеспечивают генерацию последовательностей управляющих сигналов внутреннего и внешнего управления. Средства адресации МП УУ представлены указателем адресов команд PC, указателем данных программного стека SP, регистром адреса. Косвенная адресация данных поддерживается ресурсами регистровой памяти операционного устройства.

Рис. 3.2 – Структурная схема МП 1821ВМ85А

Автомат управления процессом имеет средства поддержки ветвлений процесса по аппаратным прерываниям, регистровой установки и контроля масок преры-

3.2 Архитектура и структура МП с разделёнными шинами

63

ваний. Предусмотрены средства переключения в режим предоставления прямого доступа.

Операционный блок МП 1821ВМ85А представлен АЛУ, банком регистров общего назначения, (программно-доступные регистры A (аккумулятор), B, C, D, E, H, L, регистр бинарных признаков F и два теневых (программно не доступных) регистра W, Z). В операциях преобразования данных, предусмотренных системой команд, аккумулятор применяется для хранения операндов результатов операций АЛУ. При выполнении двухместных арифметических и логических операций один из операндов находится в аккумуляторе. Второй операнд в это время может находиться в иных РОНах или в памяти вне МП.

Регистр бинарных признаков сохраняет семь признаков результата текущего преобразования данных: знак — S (Sign), перенос/заём — Cr (Carry), перенос/заём между тетрадами — Ac (Auxiliery carry), нуль — Z (Zero), четность — P (Parity), переполнение — V (oVerflow) и вспомогательный знак — As (Auxiliery sign).

В составе УПИ МП имеются средства буферного формирования (усиление тока, отключение, смена направления передачи по магистрали данных) адреса, адреса/команд/данных, сигналов внешнего управления. В средствах передачи информации предусмотрены аппаратные ресурсы адаптера последовательного побитового ввода/вывода.

По магистральной шине AD7. . .AD0 (адреса/данных) МП выполняется передача кодов адреса и данных. Мультиплексирование (переключение во времени) адреса/данных на совмещённой магистрали было унаследовано более поздними моделями микропроцессоров с раздельными шинами (передачи адреса, команд, данных, управления), ОМЭВМ и процессорами цифровой обработки сигналов. Формирователь старших разрядов (A15–A8) адреса переключается в третье (отключенное) состояние на время действия входных управляющих сигналов «Начальная установка» МП (/RESET), «Запрос прямого доступа» (HOLD) или при действии команды «Останов» (HLT). По этим же условиям в третье состояние устанавливаются формирователи сигналов AD0–AD7 и формирователи сигналов /WR, /RD, /IO/M, /INTA. В отсутствие отключения в первом такте каждого МЦП по линиям AD7–AD0 производится вывод младшего байта адреса, а во втором и третьем тактах выполняется прием/вывод команд/данных.

3.2.3 Шины МП. Спецификация выводов МП

Микропроцессор поддерживает внешние связи через совокупность показанных на рисунке 3.3. сигнальных входов/выходов.

По назначению выводы МП делятся на три группы. Линиями внешних связей они объединяются в три шины (шина адреса — ША, шина данных — ШД, шина управления — ШУ). Шины ША, ШД и часть линий шины ШУ реализованы по магистральному принципу. К активным устройствам отнесены те, что управляют магистралью, т. е. формируют адрес на ША и сигналы управления магистралью на ШУ. Активными на магистралях адреса и управления являются МП или контроллер прямого доступа к памяти. На магистрали данных активными могут быть и порты, и память, и прерывающие устройства. Пассивными являются память и порты при выводе.

Назначение внешних выводов МП 1821ВМ85А:

64	Глава 3. Микропроцессоры

Рис. 3.3 – Условное обозначение МП 1821ВМ85 А

•выводы BQ1, BQ2 подключения внешних времязадающих цепей в разрыв обратной связи внутреннего генератора или подключение внешнего генератора fBQ1 6 МГц (для модели 580ВМ80А входы двух сдвинутых периодических сигналов (фазы F1, F2));

•выходной сигнал «начальная установка» RST0 инверсно повторяет состояние входа /RESET с внутренней задержкой распространения;

•«последовательная передача данных» SOD является выходом внутреннего триггера, который управляется командой SIM;

•«последовательный прием данных» SID**, опрос командой RIM;

•запрос TRAP немаскируемого прерывания с вектором 24h;

•запросы маскируемых прерываний RST7.5, RST6.5, RST5.5 с фиксированными векторами 3Сh, 34h, 2Сh;

•запрос INTR маскируемого прерывания с вводом вектора;

•«подтверждение прерывания» /INTA сигнал чтения вектора;

•«адреса/данные» AD0. . .AD7 двунаправленная шина с тремя состояниями, младший байт адреса выставляется в первом такте каждого машинного цикла, а в оставшейся части машинного цикла — данные;

•старший байт адреса ША A8. . .A15, с тремя состояниями;

•сигнал S0 состояния МП совместно с сигналами S1, IO/M;

•«разрешение записи адреса» ALE, спад сигнала в первом такте каждого машинного цикла используется для фиксации младшего байта адреса во внешнем регистре;

3.2 Архитектура и структура МП с разделёнными шинами

65

•сигнал «запись»/WR низким уровнем указывает на готовность данных на шине AD для записи в ячейку памяти или порт вывода;

•«чтение»/RD, низкий уровень указывает на готовность шины AD считать данные из ячейки памяти или порта ввода;

•сигнал S1 состояния МП совместно с сигналами S0 и IO/M;

•если сигнал IO/M имеет высокий уровень, то разрешено обращение к порту ввода/вывода, в противном случае — к ячейке памяти, сигнал активен от начала до конца машинного цикла;

•сигнал «готовность» READY опрашивается во втором такте каждого машинного цикла, и если проверяемый уровень низкий, то МП формирует целое число тактов ожидания готовности данных на шине AD с сохранением состояний выходов A, AD, IO/M, WR, RD, S0, S1, INTA;

•сигнал «установка МП в исходное состояние»/RESET низкого уровня переводит выходы A, AD, IO/M, WR, RD, S0, S1, INTA в третье состояние, выполняет сброс регистра PC и внутренних триггеров поддержки режима «Прерывание»;

•сигнал «тактовая частота» CLK** используется в качестве сигнала синхронизации внешних объектов окружения МП (fclk = fBQ1/2);

•«подтверждение захвата» HLDA, ответный сигнал высокого уровня на активный уровень входа HOLD (сигнал соответствует переводу выходов шины AD, A, /WR, /RD, IO/M в третье состояние);

•«запрос захвата» HOLD, сигнал высокого уровня запроса на предоставление ПД.

Согласно принципу организации в любой момент времени управлять магистралью может только одно из активных устройств, а управляемым являются одно или несколько пассивных устройств. Магистральными являются линии передачи старших разрядов адреса A15–A8, линии младших разрядов AD7. . .AD0, линии управления /WR, /RD, IO/M, /INTA.

Сигнал синхронизации ALE (Address Load Enable) процессором выдаётся в первом такте каждого машинного цикла одновременно с размещением на линиях AD7. . .AD0 младших разрядов кода адреса A7–A0.

Линии доступа к сигнальным входам TRAP, RST5.5, RST6.5, RST7.5 специфицируются как радиальные. Линии доступа к входу INTR, с числом источников до восьми, специфицируются как магистральный вход.

В МП 1821ВМ85А на кристалле вместе с процессором размещены аппаратные средства поддержки последовательного обмена данными, рассчитанные на программное управление. Во внешних связях последовательный обмен обеспечивается через вход SID (Serial Input Data) и выход SOD (Serial Output Data).

3.2.4 Режимы и состояния МП

Программный режим МП осуществляется посредством считывания команд из памяти и выполнения операций записи или считывания данных по отработке принятой команды. Шина управления процессора для программного режима обмена

66	Глава 3. Микропроцессоры

данными с памятью и портами представлена линиями передачи сигналов управления /RD (Чтение), /WR (Запись), IO/M (разрешение обращения к порту ввода/вывода или ячейке памяти) и сигналами состояния процесса управления в УУ S0, S1. Внешней логической обработкой состояний IO/M, S0, S1 /RD, /WR с учётом спецификации их назначения формируются управляющие сигналы программного режима /MEMRD (Чтение памяти), /MEMWR (Запись в память), /IOR (Чтение порта ввода), /IOW (Запись в порт вывода).

К дополнительным состояниям МП, связанным с программным режимом функционирования, следует отнести:

•состояние готовности (READY) к операции обмена объекта внешнего окружения;

•состояние «Сброс» (RESET);

•состояние «Останов» (по команде HLT).

Удержание на входе /READY активного уровня сигнала к началу второго такта машинного цикла (см. п. 3.2.5) удлиняет МЦП на один такт, с проверкой состояния /READY в каждом последующем такте. Обнаружив восстановление высокого уровня сигнала на входе READY, УУ МП отключает такты ожидания, завершает текущий машинный цикл и переходит к началу следующего машинного цикла. Для останова по началу цикла важно своевременно (к началу второго такта очередного машинного цикла) вновь установить на входе READY состояние сигнала /READY.

Реакция на сигнал «Сброс» (/RESET) специфицирована объявленным назначением. Состояние «Останов» (по команде HLT из выполняемой программы) переводит после приема команды HLT шины и сигнальные выходы в отключённое состояние, подобно сигналу «Сброс». Выключенное состояние фиксируется, а процессор становится нечувствительным к изменению состояний на отключенных линиях. Выход из состояния «Останов» возможен либо подачей сигнала активного состояния на вход «Сброс» (перезапуск МП), либо использованием входов запросов прерываний (для этого до приёма команды HLT прерывание от соответствующего запроса должно быть разрешено).

Для режима прерывания процессор 1821ВМ85А имеет пять входов (TRAP, RST7.5, RST6.5, RST5.5, INTR) для линий ввода запросов прерывания из внешнего окружения МП. Четырем первым входам спецификацией МП отведено по одной программе обслуживания на каждый вход запросов, и указатели адреса программ их обслуживания фиксированы в УУ МП в соответствии с таблицей 1.1. Для запросов по входу INTR спецификацией процессора предусмотрено до восьми (а с внешним контроллером прерываний и более) программ обслуживания. Для установления соответствия между запросом на входе INTR и сигналом /INTA МП выполняет операцию безадресного чтения на входы AD7. . .AD0 идентификаторов от источников запросов, связанных с входом INTR. По идентификаторам определяется адрес размещения программ обслуживания. В таблице 3.1 приведены начальные адреса программ обслуживания запросов прерываний с входов TRAP, RST7.5, RST6.5, RST5.5 и векторов RST0–RST7, считываемых из контроллера прерываний на запросы со входа INTR. Наличие на входах RST7.5, RST6.5, RST5.5, INTR активного запроса не является достаточным для выполнения прерывания и вызова программы обслуживания. Запросы на прерывания с входов RST7.5, RST6.5, RST5.5, INTR МП

3.2 Архитектура и структура МП с разделёнными шинами

67

маскируемые и могут быть заблокированы программой, устанавливающей разрешение или запрет прерывания. Запрос прерывания по входу TRAP на программном уровне запрещён быть не может. Активному запросу на входе RST7.5 соответствует фронт входного сигнала, по которому запрос запоминается в специальном триггере tRST7.5. Сброс триггера tRST7.5 должен предусматриваться программой управления. Входы запросов на прерывания МП проверяет при завершении выполнения текущей команды, после установки указателя команд на очередную команду.

Таблица 3.1 – Адреса программ обслуживания запросов прерываний

№	Вход и КОП прерывания	Адрес начала программы
1	RST0	0000h
2	RST1	0008h
3	RST2	0010h
4	RST3	0018h
5	RST4	0020h
6	TRAP	0024h
7	RST5	0028h
8	RST5.5	002Ch
9	RST6	0030h
10	RST6.5	0034h
11	RST7	0038h
12	RST7.5	003Ch

Подтверждение прерывания может произойти лишь после считывания идентификатора запроса. Поэтому сигнал запроса прерывания должен иметь длительность tint на три такта больше самой продолжительной команды МП.

Режим прямого доступа в процессоре поддерживается одним входом запроса прямого доступа (HOLD) и одним выходом оповещения (HLDA) о предоставлении прямого доступа по требованию запроса. Сведения о нотации сигнальных входов HOLD, HLDA приведены в п. 3.2.3.

3.2.5 Синхронизация процессов. Типовые машинные циклы

Процессы в МП синхронизированы с сигналом BQ1 тактового генератора сигналом CLK, производным от сигнала BQ1. Синхронизируется выдача адресов, прием команд, приём и выдача данных в работе с памятью и портами внешних устройств. Архитектуре МП соответствует подмножество МЦП таблицы 3.2. На рисунке 3.4 приведен пример одной из временных диаграмм машинного цикла чтения КОП (цикл M1 «Выборка»):

•старший байт адреса КОП на выводах A15. . .A8;

•сигнал IO/M= 0;

•сигналы состояния МП: S1=1; S0=1 (см. таблицу 3.2). Управляющему сигналу /MEMRD в цикле М1 соответствует условие

/MEMRD = /IO/M&S0&S1&/RD&WR&INTA.

68	Глава 3. Микропроцессоры

Рис. 3.4 – Временные диаграммы цикла «Выборка»

Срез сигнала ALE происходит в середине такта T1 (метка t1 на рисунке), что позволяет применить его для записи младшего байта адреса КОП во внешний регистр-защелку. В такте T2 выводы AD7. . .AD0 переключаются на ввод с шины данных. В момент времени t2 устанавливается активное состояние сигнала на выводе RD#. По сигналу RD# и установленному адресу и сочетанию состояний открываются выходы памяти команд.

Таблица 3.2 – Машинные циклы и состояния сигналов МП

№	Состояние процесса управления	IO M	S1	S0	RD	WR	INTA
1	Чтение КОП команды (цикл М1)	0	1	1	0	1	1
		/
2	Чтение памяти	0	1	0	0	1	1
3	Запись в память	0	0	1	1	0	1
4	Чтение порта	1	1	0	0	1	1
5	Запись в порт	1	0	1	1	0	1
6	Обработка INTR	1	1	1	1	1	0
7	Обработка состояний на входах	1	1	1	1	1	1
	TRAP*,RST7.5*,
	RST6.5*, RST5.5*
8	Команда HLT*	z	0	0	z	z	1

Примечания (к таблице 3.2):

•символом «*» в таблице обозначены внутренние рабочие циклы, в которых не используется внешняя ШД;

•символом «z» обозначено высокоимпедансное (третье) состояние.

Код команды устанавливается на выводах шины AD7. . .AD0 с задержкой относительно временной отметки t3. В середине такта T3 (метка t5 на рисунке) сигнал /RD возвращается в пассивное состояние. Формирователи на выходах памяти команд переходят в третье состояние, освобождая шину и выводы AD7. . .AD0. Вследствие задержек переключения элементов МП, цикл «Выборка» завершается к окончанию такта T3 (метка t6 на рисунке 3.4). Внутренний опрос состояния сигна-

3.3 Форматы и система команд МП и МПУ

69

лов на выводах AD7. . .AD0 МП инициируется тактирующим сигналом частоты fBQ1 (не fCLK ). Код команды на интервале между метками t4, t5 записывается в регистр команд МП. На выводах и шине A15–A8 после такта T3 и до окончания машинного цикла состояние не регламентируется. В тактах T4 (имеется только в машинном цикле М1) МП декодирует полученный КОП и либо использует такты T5, T6 (в зависимости от КОП команды), либо переходит к следующему машинному циклу. В работе с «медленной» памятью команд должен использоваться аппаратный ресурс отработки сигнала READY от контроллера «медленной» памяти.

При числе машинных циклов в командном цикле более одного (их количество для МП 1821ВМ85А может быть до пяти) последующие машинные циклы (за циклом «Выборка») принято называть рабочими. Рабочие циклы всех команд, за редкими исключениями, состоят из трёх тактов. Процессы синхронизации для режима прерывания отличаются от процессов программного режима в первом машинном цикле прерывания, когда по сигналу /INTA (вместо сигнала /RD) считывается код идентификатора запроса. Расширенный набор временных диаграмм для машинных циклов программного режима, режима прерывания, режима ПД приведен в приложении Г папки электронных материалов к пособию.

3.2.6 Микропроцессорное устройство

Процессоры с шинной организацией, представителем которых является МП 1821ВМ85А, следует оснащать дополнительными элементами с тем, чтобы оставалось подключить память и порты связи с оборудованием для построения программно управляемых устройств. Такими элементами являются цепь начального сброса, времязадающая цепь генератора тактирования, разделитель шин адреса/данных, формирователь сигналов управления портами, памятью, буферные формирователи шин. Оснащение МП перечисленными элементами позволяет использовать полученную объектную среду для построения микроконтроллеров и МП систем разного функционального назначения согласованным подключением памяти программ, данных и портов. Объектная среда с этими дополнительными средствами становится многофункциональным микропроцессорным устройством (МПУ). В Приложении Г папки электронных материалов к пособию приведены схемные решения и комментарий к построению МПУ.

3.3 Форматы и система команд МП и МПУ

3.3.1 Программная модель МП 1821ВМ85А

Объектами управления в МП и в его окружении являются регистры и формирователи с функциями переключателей, указатели адресов, иных аппаратных средств «скрытого» и адресного хранения исходных, промежуточных и выходных результатов обработки чисел. Совокупность объектов, указанных заявленной командой МП образуют структуру, которая определяется понятием программная модель (ПМ). Программная модель МП 1821ВМ85А и доступные средства его внешнего окружения приведены на рисунке 3.5. В состав ПМ МП входят восемь восьмиразрядных РОН процессора (A, B, C, D, E, F H, L), шестнадцатиразряд-

70	Глава 3. Микропроцессоры

ные указатели команд (PC) и данных внешнего программного стека (SP), триггер управления разрешением маскируемых запросов прерывания (RGI) и формирователи масок для считывания (FMR) и для установки (FMS). Программная модель внешнего окружения МП 1821ВМ85А и МПУ содержит две области. Одна область, восьмиразрядные ячейки которой находятся в адресном пространстве 0000-FFFFh, соответствует области основной памяти программ и данных. В этой области предусмотрена возможность работы с программным стеком. Размер адреса для доступа к ячейкам памяти равен двум байтам, и число ячеек памяти равно 216. Другая область с восьмиразрядными ячейками имеет объём 256 × 2 с размером адреса 28. Через эту область архитектурой МП предусмотрен ввод и вывод данных с объектов второго информационного эшелона. Эта область названа областью параллельных портов ввода/вывода. На аппаратном уровне поддержаны адресация к ячейкам области памяти через указатели PC и SP, через программно доступные регистры косвенного адреса, образованные парами регистров из BC, DE, HL, через регистр абсолютного (числового) адреса размером два байта. Адресация в области портов реализуется через регистр адреса порта размером один байт.

Рис. 3.5 – Программная модель МП 1821ВМ85А

Назначение РОНов ПМ МП 1821ВМ85А не одинаково. Регистр A (аккумулятор) применяется как многофункциональный объект, без явного указания имени