Рисунки и таблицы к конспекту лекций по дисциплине «ЦиМПУ»

Раздел 3 основы микропроцессорной техники

Содержание

4

3.1 СТРУКТУРЫ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМ 4

Рисунок 3.1 – Классическая структура вычислительной системы 5

Рисунок 3.2 – Магистральная структура вычислительной системы 5

Рисунок 3.3 – Упрощенная структура блока микропрограммного управления 6

3.2 ПРИНЦИПЫ ОРГАНИЗАЦИИ ОДНОКРИСТАЛЬНЫХ МИКРОПРОЦЕССОРОВ И МИКРОПРОЦЕССОРНЫХ СИСТЕМ 7

Рисунок 3.4 – Типовая структурная схема МПС 7

Рисунок 3.6 – Структура простого микропроцессора 8

Рисунок 3.9 – Временные диаграммы цикла чтения МП 10

Рисунок 3.10 – Аппаратная реализация пересылки байта вектора прерывания при выполнении операции рестра RST 11

Рисунок 3.11 – Условное представление линейной организации памяти для 16-разрядной шины адреса 12

Рисунок 3.12 – Форматы команд простого микропроцессора 12

Таблица 3.1 – Система команд простого микропроцессора 12

Таблица 3.2 – Адреса регистров и регистровых пар микропроцессора 18

Таблица 3.3 – Коды условий для команд управления 18

Рисунок 3.13 – Формат регистра флажков 18

3.3 ПРОГРАММИРОВАНИЕ МИКРОПРОЦЕССОРОВ 19

Рисунок 3.15 – Схема алгоритма инвертирования содержимого ячейки памяти 19

Таблица 3.4 – Программа инвертирования содержимого ЯП на языке Ассемблер 19

при использовании прямой адресации 19

Таблица 3.5 – Программа инвертирования содержимого ЯП на языке Ассемблер 20

при использовании косвенной адресации 20

Таблица 3.6 – Циклическая программа суммирования однобайтных чисел 22

на языке Ассемблер 22

Таблица 3.7 – Программа суммирования массива однобайтных чисел на языке 22

Ассемблер, содержащая подпрограмму 22

3.4 ПРИНЦИПЫ ОРГАНИЗАЦИИ ОДНОКРИСТАЛЬНЫХ МИКРОКОНТРОЛЛЕРОВ 24

Рисунок 3.17 – Общая структурная схема ядра и периферийных модулей микроконтроллера семейства dsPIC33F 24

Рисунок 3.18 – Структурная схема DSP-процессора 25

Рисунок 3.19 – Программная модель микроконтроллера семейства dsPIC33F 26

Рисунок 3.20 – Карта памяти программ МК dsPIC33F 27

Рисунок 3.21 – Карта памяти данных МК dsPIC33 28

Рисунок 3.22 – Структурная схема системы тактирования МК dsPIC33F 29

Рисунок 3.23 – Структурная схема линии параллельного порта, объединенной с выводами периферийных функций 30

Рисунок 3.24 – Структурная схема модуля Timer1 30

Рисунок 3.25 – Структурная схема модуля захвата МК семейства dsPIC33F 31

Рисунок 3.26 – Структурная схема модуля сравнения выхода 31

Рисунок 3.27 – Структурная схема модуля аналого-цифрового преобразования МК dsPIC33fj32mc204 32

Таблица 3.8 – Символы используемые в системе команд микроконтроллеров dsPIC33F 33

Таблица 3.9 – Система команд микроконтроллеров dsPIC33F 35

3.5 ПРОГРАММИРОВАНИЕ МИКРОКОНТРОЛЛЕРОВ 44

Таблица 3.10 – Синтаксис числовых значений 45

Рисунок 3.28 – Схема алгоритма к примеру 3.24 46

Рисунок 3.25 – Обобщенная схема процесса конструирования программы 47

Рисунок 3.26 – Создание файла библиотеки 48

3.6 ОРГАНИЗАЦИЯ ПАМЯТИ МИКРОПРОЦЕССОРНЫХ СИСТЕМ 48

Рисунок 3.31 – Типичные сигналы ЗУ 48

Рисунок 3.33 – Структура ОЗУ типа 2D 50

Рисунок 3.34 – Структура постоянного ЗУ типа 3D с одноразрядной (а) и многоразрядной организациями (б) 51

Рисунок 3.35 – Структура ЗУ типа 2DM для ROM 53

Рисунок 3.36 – Структура ЗУ типа 2DM для RAM 54

Рисунок 3.37 – Структура Кэш-памяти 54

Рисунок 3.38 – Структура полностью ассоциативной Кэш-памяти 55

Рисунок 3.39 – Принципиальная электрическая схема ЗЭ на КМОП-транзисторах 55

Рисунок 3.40 – Схема подключения резервного источника питания к накопителю ЗУ 56

Рисунок 3.41 – Принципиальная схема ЗЭ динамического ОЗУ 56

Рисунок 3.42 – Схема включения усилителя-регенератора в разрыв линии записи-считывания динамического ЗУ (а) и вариант схемной реализации усилителя-регенератора (б) 57

Рисунок 3.43 – Матрица диодных запоминающих элементов масочного ПЗУ 57

Рисунок 3.44 – Запоминающие элементы с плавкими перемычками (а) и диодными парами (б) 58

Рисунок 3.46 – Схема подключения ЛИЗМОП-транзисторов с двойным затвором к линиям выборки и считывания в РПЗУ 59

Рисунок 3.47 – Структура матрицы накопителя Флэш-памяти на основе ячеек ИЛИ-НЕ 59

3.7 ИНТЕРФЕЙСНЫЕ БИС/ СБИС 60

Таблица 3.11 – Адресация внутренних регистров ППА и направление передач 64

информации 64

Рисунок 3.50 – Параллельный периферийный адаптер. Схема электрическая структурная 65

Рисунок 3.51 – Формат управляющего слова УС1 ППА 66

Рисунок 3.52 – Формат управляющего слова УС2 ППА 67