46. Каков обычный порядок проектирования цифрового устройства? Какими могут быть критерии минимизации, выполняемые при проектировании?

Проектирование произвольной логики комбинационного типа произво­дится по этапам.

Задается характер функционирования КЦ. Это может быть сделано различными способами, чаще всего пользуются таблицами функ­ционирования (таблицами истинности), задающими значение искомых функций на всех наборах аргументов. От таблицы легко перейти к СДНФ искомых функций (СДНФ — совершенная дизъюнктивная нормальная форма, т. е. дизъюнкция конъюнктивных членов одинаковой размерности). Для этого составляют логическую сумму тех наборов аргументов, на которых функция принимает единичное значение.

Например, для подлежащей воспроизведению функции четырех аргументов, заданной табл. 2.1, получим

Если КЦ будет реализована на основе логических блоков табличного типа, то СДНФ явится окончательным выражением функции, и никаких дальнейших преобразований этой формы не потребуется. Блок памяти для воспроизведения функции m переменных имеет вид рис. 2.3, а. Если требуется воспроизвести n функций, то в каждой ячейке нужно будет хранить n бит (по одному биту для каждой функции), и блок памяти будет организован, как показано на рис. 2.3, б.

Если размерность блоков табличного типа такова, что не позволяет получить искомую функцию с помощью одного блока, т. е. число входов блока памяти меньше числа аргументов функций, то появляется необходимость решения сложной задачи выражения искомой функции через подфункции с меньшим числом аргументов.

Целью минимизации будет сокращение числа конъюнктивных термов в данной системе функций, т. е. поиск кратчайших дизъюнктивных форм. Практически это сво­дится к поиску минимальных форм дизъюнктивных нормальных форм (ДНФ), о чем говорится далее, и отбору среди них вариантов с достаточно малым числом термов.

Как только находится форма с достаточно малым числом термов, поиск дру­гих форм можно прекратить, т. к. дальнейшее уменьшение числа термов сис­темы эффекта не даст: сложность аппаратных средств воспроизведения системы уже не уменьшится. Минимизация в широком смысле слова — такое преобразование логических функций, которое упрощает их в смысле заданного критерия. Исторически первым было стремление минимизировать число логических элементов в схеме (элементы были наиболее дорогими компонентами устройств), что приводит к критерию сложности схемы в виде числа букв в реализуемых выражениях. С переходом на ИС и ростом уровня их интеграции критерием аппаратной сложности ЦУ стала площадь, затрачиваемая на их размещение. При этом для ИС, реализуемых непосредственно на кристалле, площадь имеет прямой фи­зический смысл и измеряется чаще всего в квадратных миллиметрах. Для уст­ройств, реализуемых на печатной плате, ’'площадь" измеряется числом корпу­сов в составе ЦУ. Так как корпуса ИС неодинаковы, их следует приводить к некоторым эквивалентным корпусам. Приведение учитывает число выводов корпуса, так, например, корпус с 24 выводами в 1,5 раза сложнее корпуса с 16 выводами. Понятно, что операции приведения соответствует оценка сум­марной площади корпусов ЦУ по общему числу всех выводов корпусов ИС.

Минимизация по числу букв в реализуемом выражении перестала точно со­ответствовать новому критерию, хотя между обоими критериями сохраняется известная связь.

Следующий этап проектирования — переход к заданному логическому бази­су от исходных выражений, которые обычно получаю^ в булевском базисе (И, ИЛИ, НЕ).

Традиционные методы минимизации функций алгебры логики приводят к каноническим их формам, соответствующим двухъярусной (если входные переменные заданы и прямыми, и инверсными значениями) реализации путем последовательного выполнения операций И и ИЛИ. Переход к бази­сам И-НЕ и ИЛИ-HE ярусность схем (их логическую глубину) не изменяет. Для построения простых схем или схем на некоторых -видах программируе­мой матричной логики такое представление может служить в качестве окон­чательного варианта. Для некоторых задач каноническое представление мо­жет оказаться слишком громоздким. Для упрощения выражений можно применять к ним факторизацию (вынесение общих множителей за скобки и группирование членов), различного рода эквивалентные подстановки и др. Упрощение функций путем факторизации может дать большой эффект, но при этом увеличивается ярусность схем и, следовательно, возрастает за­держка в выработке результата.

Возможные преобразования функций порождают необозримое множество вари­антов, причем наиболее ценные отнюдь не лежат на поверхности. При по­иске таких вариантов проектировщик не имеет теоретических подсказок и действует эвристически.

В работе [33] сказано (с. 6): "Примером исчисления, которым широко пользуются в процессе синтеза логических схем, являются преобразования алгебры логики. Набор правил говорит лишь о том, как можно преобразовать исходное булевское выражение, но ничего не говорит о том, как нужно его преобразовать, чтобы на данном логическом базисе получить минимальную задержку или минимальное число корпусов, или некоторый компромисс между этими требованиями".

47. Что представляет собой цифровое устройство «селектор кодового слова»? Для чего может использоваться такое устройство? Каков принцип функционирования этого устройства?

Селектор кодового слова (СКС) как составляющая часть дешифратора. СКС предназначен для выявления на его входах заданной (единственной) комбинации 1 и 0 в разрядах входного кодового слова. Он строится на базе многоразрядного конъюктора. Входы, которые соответствуют 1 в заданной комбинации, должны быть прямыми, остальные – инверсными. Выходной сигнал при любой входной комбинации, кроме заданной, равен 0, а при заданной 1.

48. Что представляет собой цифровое устройство «дешифратор», для чего может использоваться такое устройство (приведите примеры), каков принцип функционирования дешифратора?

Во многих электронных устройствах используются кодированные сигналы, или коды. Кодом называется система электрических сигналов, используемая для передачи сообщений. В ЭВМ используются двоичные и двоично-десятичные коды, причем сигналы передаются в виде логических 0 и 1. Устройства, преобразующие одну разновидность кода в другую, называются преобразователями кодов. Дешифраторы относятся к преобразователям кодов. Двоичные дешифраторы преобразуют двоичный код в код "1 из N". В кодовой комбинации этого ко­да только одна позиция занята единицей, а все остальные — нулевые. На­пример, код "1 из N", содержащий 4 кодовых комбинации, будет представ­лен следующим образом:

1	0	0	0
0	1	0	0
0	0	1	0
0	0	0	1

Двоичный дешифратор, имеющий п входов, дол­жен иметь 2ⁿ выходов, соответствующих числу разных комбинаций в n- разрядном двоичном коде. В зависимости от входного двоичного кода на выходе дешифратора возбужда­ется одна и только одна из выходных цепей. Если часть входных наборов не используется, то дешифратор называют не­полным, и у него число выходов меньше 2ⁿ.В условном обозначении дешифраторов проставляются буквы DC (от английского Decoder). Входы дешифратора принято обозначать их двоичными весами. Кроме информационных входов дешифратор обычно имеет один или более входов разрешения работы обозначаемых как EN (Enable). При наличии разрешения по этому входу дешифратор работает описанным выше образом, при его отсутствии все выходы дешифратора пассивны. Если входов разрешения несколько, то сигнал разрешения работы образуется как конъюнкция сигналов отдельных входов. Условное графическое обозначение двоичного дешифратора показано на рисунке 5.1. Часто дешифратор имеет инверсные выходы. В этом случае только один выход имеет нулевое значение, а все остальные единичное. При запрещении работы дешифратора на всех его выходах будет присутствовать логическая единица.

Функционирование дешифратора описывается системой конъюнкций:

В устройствах визуальной индикации десятичных цифр применяются семисегментные индикаторы (рисунок 5.2), использующие индикаторы на жидких кристаллах и светодиоды. Для работы индикатора необходим дешифратор, преобразующий двоично-десятичный код в семисегментный. Светящиеся сегменты индикатора подключаются к дешифратору так, что Yi = 0 соответствует свечению i-го сегмента.

Схемотехнически дешифратор представляет собою совокупность конъюнкторов (или элементов И-НЕ в дешифраторах с инверсными выходами), не связанных между собой. Каждый конъюнктор (или элемент И-НЕ) выраба­тывает одну из выходных функций. Кроме элементов для выработки выходных функций, дешифратор снабжен схемами для выработки парафазных сигналов из однофазных (прямых), поступающих на входы ИС. Заметим, что входная прямая переменная непосредственно в схеме не используется, а вырабаты­вается повторно как двойная инверсия от входной. Это сделано для того, чтобы максимально разгружать линии внешних входов (здесь внешние вхо­ды нагружены только на один вход инвертора). Внешние линии входов мак­симально разгружаются всегда, поскольку они и без того нагружены емко­стью из-за своей относительно большой длины и конструкции выводов корпуса ИС, что снижает скорость передачи сигнала по линии.

Сокращенная схема дешифратора с показом одной входной линии и одной выходной линии (для определенности взята линия с номером 5) дана на рис. 2.4, б. Время установления выходного сигнала дешифратора

где t_{3 инв} — задержка сигнала в инверторе; t₃¹⁰, t₃⁰¹ — задержки переключе­ний логического элемента.

49. При каких условиях можно реализовать логическую операцию ИЛИ простым соединением выходов логических элементов? Опишите принцип функционирования ЛЭ с выходной схемотехникой «открытый сток», укажите достоинства и недостатки этой схемотехники.

Элементы с открытым стоком (типа ОС), используемые в схе­мотехнике КМОП, имеют выходную цепь в виде одиночного МОП-тран- зистора, сток которого разомкнут (рис. 1.8, б). В английской терминологии выход с открытым стоком обозначается как OD (Open Drain). Транзистор управляется от предыдущей части схемы элемента так, что может находить­ся в насыщенном (для МОП-транзистора просто открытом) или запертом состоянии. Насыщенное (открытое) состояние трактуется как отображение логического нуля, запертое — единицы.

Несколько выходов типа ОС можно соединять параллельно, подключая их к общей для всех выходов цепочке Ucc-R (Рис- 1-8, в). При реализации монтажной логики высокое напряжение на общем выходе возникает только при запирании всех транзисторов, т. к. насыщение хотя бы одного из них снижает выходное напряжение до уровня Uq = U_K3H. То есть для получения логической единицы на выходе требуется единичное со­стояние всех выходов: выполняется монтажная операция И. Поскольку каж­дый элемент выполняет операцию Шеффера над своими входными пере­менными, общий результат окажется следующим

В состоянии, когда все транзисторы «заперты» - не проводят- на выходе F формируется сигнал логической единицы. При поступлении на любой из входов логической единицы приводит к «отпиранию» этого транзистора и на выходе F формируется сигнал логический ноль. Необходим дополнительный токоограничительный резистор R. Такая конфигурация реализует функцию «ИЛИ-НЕ». Достоинством логических элементов с ОС является возможность реализации «монтажного» «ИЛИ» простым объединением входов. Недостатком таких элементов является большая задерж­ка переключения из 0 в 1. При этом переключении выходная емкость заря­жается сравнительно малым током резистора R. Сопротивление резистора нельзя сделать слишком малым, т. к. это привело бы к большим токам вы­ходной цепи в статике при насыщенном (открытом) состоянии выходного транзистора. При работе с элементами типа ОС необходимо задать сопротив­ление резистора R, которое не является стандартным, а определяется для конкретных условий. Статические режимы задают ограничения R снизу и сверху. Сопротивление R выбирается в этом диапазоне с учетом быстродей­ствия схемы и потребляемой ею мощности. Ограничение сопротивления R снизу связано с тем, что его уменьшение может вызвать перегрузку насыщенного транзистора по току. Можно по­лучить режим поочередной работы элементов на общую линию, если активным будет лишь один элемент, а выходы всех остальных окажутся запертыми. Если же разрешить активную работу эле­ментов, выходы которых соединены, то можно получить дополнительную логическую операцию, называемую операцией монтажной логики.