- •1.5. Зонные диаграммы собственных и примесных
- •Внешнее напряжение изменяет не только потенциал , но и ширину обедненной области, а также зонную диаграмму на p-n-переходе. Для обратного напряжения ширина обедненной зоны будет увеличиваться
- •Зонная диаграмма на p-n-переходе при подключении внешнего напряжения тоже изменяется. При прямом напряжении искривление зон уменьшается, а при обратном – увеличивается.
- •1.9.4. Количественная оценка изменения концентрации
- •1.9.6. Реальная вах
- •1.9.7.2. Лавинный пробой
- •1.9.7.3. Тепловой пробой
- •2.1.1. Выпрямительные диоды
- •2.1.2. Кремниевый стабилитрон
- •2.1.3. Туннельный диод
- •2.2.2. Принцип действия биполярного транзистора
- •2.2.3. Схемы включения транзистора
- •2.2.3.1. Схема включения транзистора с об
- •2.2.3.1. Схема включения транзистора с об
- •2.2.3.2. Схема включение транзистора с оэ
- •2.2.3.3. Схема включения транзистора с ок
- •2.2.3.4. Сравнительный анализ трех схем включения
- •3.3.2.1. Мдп-транзистор со встроенным каналом
- •3.3.2.2. Мдп-транзисторы с индуцированным каналом
- •15. Стабилизация рабочей точки а. Эммитерная и коллекторная схемы стабилизации.
- •18. Классы усиления
- •20. Трансформаторный 2-тактный усилитель мощности.
- •21. Бестрансформаторый 2-тактный ум.
- •1.4. Логические элементы (лэ)
- •1.4.1. Общие сведения о логических элементах
- •1.4.2. Системы кодирования двоичных сигналов
- •1.4.3. Простейшие логические элементы и логические функции
- •1.4.4. Параметры логических элементов
- •1.6. Транзисторно-транзисторная логика
- •1.6.1. Традиционные базовые элементы ттл
- •30. Асинхронный rs-триггер на или-не, и-не лог. Элементах.
- •2.3.1. Асинхронный rs-триггер, тактируемый уровнем
- •31-32. Синхронизованный по уровню rs-триггер на и-не лог. Элементах.
- •2.3.2. Синхронный rs-триггер, тактируемый уровнем
- •2.6. Синхронный rs-триггер, тактируемый фронтом
- •33. Синхронизованный по уровню т-триггер на и-не лог. Элементах. По ms схеме.
- •2.8. Т-триггер, тактируемый фронтом
- •34. Универсальный jk триггер
- •2.9. Синхронный jk-триггер, тактируемый фронтом
- •2.9.1. Схема и ее работа
- •35. Счетчики импульсов. Классификация, параметры. Суммирующий последовательный счетчик импульсов.
- •4.1. Общие сведения о счетчиках
- •4.2. Последовательные счетчики
- •4.2.1. Последовательные счетчики
- •36. Двоичный вычитающий и реверсивный последовательные двоичные счетчики импульсов.
- •4.2.2. Последовательные счетчики со сквозным переносом
- •37. Недвоичные счетчики
- •4.4.1. Двоично-десятичный счетчик
- •38. Параллельные и сдвиговые регистры.
- •3. Регистры
- •3.1. Общие сведения
- •3.2. Разряд регистра
- •3.3. Параллельные регистры
- •3.4. Сдвиговые регистры
- •39. Цифровые устройства комбинационного типа. Полусумматор. Полный сумматор.
- •5.3. Сумматоры
- •5.3.1. Полусумматор
- •5.3.2. Полный сумматор (sm)
- •40. Последовательный, многоразрядный сумматор.
- •5.3.3. Многоразрядные сумматоры
40. Последовательный, многоразрядный сумматор.
5.3.3. Многоразрядные сумматоры
Для суммирования многоразрядных двоичных чисел используются многоразрядные сумматоры, которые строятся на основе одноразрядных сумматоров. Простейшая структура четырехразрядного (n = 4) двоичного сумматора с последовательным переносом приведена на рис. 5.14. В этой схеме два четырехразрядных двоичных числа А0, А1, …, А3, В0, …, В3 суммируются поразрядно (разряд А0 с разрядом В0, А1 с В1, А2 с В2, А3 с В3) одноразрядными полными сумматорами SM0, …, SM3. Разряды сумматора связаны между собой цепями внутреннего переноса С1, С2, С3, по которым передаются сигналы переноса из младшего разряда в старший.
Разряды двоичных чисел суммируются параллельно (одновременно), но сигналы переноса С1, …, Сn передаются последовательно от нулевого разряда (С1) до внешнего выхода (Сn). Такой перенос называют последовательным переносом. При этом время задержки tзад сигнала при последовательном переносе от SM0 до внешнего выхода Сn получается большим:
tзад = ntс, (5.15)
где tс – задержка сигнала переноса одном разряде.
Суммирование заканчивается появлением сигнала переноса на внешнем выходе Сn.
При большом числе разрядов (n > 4, …, 8) время задержки tзад оказывается настолько большим, что применение сумматоров с последовательным переносом становится невыгодным. Для уменьшения tзад в быстродействующие многоразрядные сумматоры вводятся схемы ускоренного переноса (СУП). При наличии СУП сигналы переноса в каждом разряде (в том числе и Сn) формируются одновременно с формированием суммы.
Для формирования сигнала переноса одновременно с суммой в i-м разряде надо учитывать все сигналы предыдущих разрядов, т.е. все те сигналы, которые использовались для формирования сигналов внутреннего переноса в предыдущих разрядах. Для упрощения логических выражений и схемы вводят вспомогательные функции [3]
(5.16)
Тогда вместо (5.12) получаем выражение [3]:
. (5.17)
Функции формируются на входах каждого разряда и используются далее вместо входных сигналовAi, Bi. По этому правилу построен четырёхразрядный сумматор с СУП, фрагмент которого приведен на рис. 5.15 (разряды 0,1).
Вспомогательные функции ,формируются вентилями В1, В2,,– вентилями В3, В4. СуммыS0, S1формируются так же, как в схеме на рис. 5.13,а. Только промежуточные суммы S0, S1 формируются не из входных сигналов Ai, Bi, а из вспомогательных функций Gi, Pi. Например,
= (5.18)
. (5.19)
При получении (5.18) использованы теоремы де Моргана: ,. Сигналы переносаС1, С2 формируются схемами И-ИЛИ-НЕ (вентили В5, В6) в соответствии с (5.17):
, (5.20)
. (5.21)
Так, поступает на схему ИЛИ-НЕ (В5) через вентиль В5.2 с выхода вен-тиля В2. Сигналыперемножаются вентилями В5.1 и В6.2, произве-дениепоступает на схему ИЛИ-НЕ (В5). Точно так же формируется сигналС2 в разряде 1.
Чтобы сформировать выходной сигнал переноса С2, на схему форми-рования сигнала переноса в последнем (n –1) разряде (вентиль В6) подают-ся вспомогательные логические сигналы (функции) , вследствие чего сигнал Cn формируется одновременно с сигналом С1. Схема сумматора при этом стала сложнее, чем при последовательном переносе. Сумматоры с СУП, имеющие больше разрядов (n = 4), действуют точно так же, как рассмотренный двухразрядный. Однако сложность логической функции (5.17), (5.21) и схемы формирования сигнала переноса Ci+1 быстро возрастает с увеличением i. Поэтому данный способ используется при i 4[3]. По рассмотренному принципу формирования ускоренного переноса построены четырехразрядные быстродействующие сумматоры К155ИМ3, К555ИМ6. Время задержки сигнала переноса от входа С0 до Cn микросхемы К155ИМ6 не превышает 17 нс (tзад 17 нс), а время формирования суммы tS 24 нс .
При построении в одной СИС (БИС) многоразрядных сумматоров (n = 8, 16, …) разряды объединяются в группы из двух или четырех разрядов. Внутри групп и между ними могут использоваться ускоренный (для быстродействующих сумматоров) или последовательный (для медленнодействующих) переносы [3]. Для ускоренного переноса между группами в них вырабатываются специальные функции X, Y – аналоги функции в группах.
В многоразрядные сумматоры объединяются также микросхемы четырехразрядных сумматоров с СУП. Для ускоренного переноса между микросхемами четырехразрядных сумматоров в них (как в группах) вырабатываются специальные функции переноса X, Y. Для организации ускоренного переноса между микросхемами четырехразрядных сумматоров выпускаются специальные СИС, например К155ИП4, с помощью которой можно организовать ускоренный перенос между четырьмя микросхемами четырехразрядных сумматоров [5].
Арифметико-логическое устройство (АЛУ). Так называют функциональный блок, который выполняет заданный набор арифметических и логических функций над двумя многоразрядными операндами (словами). В состав арифметических операций входит обязательно суммирование (сложение и вычитание). Часто АЛУ производит сдвиг двоичных чисел влево и вправо. При суммировании применяется СУП.
В состав логических функций обычно входят все логические функции двух переменных (табл. П1). АЛУ значительно сложнее сумматоров. Например, для реализации четырехразрядного АЛУ используется около 70 логических элементов И-НЕ либо ИЛИ-НЕ [3].