КЛЕВО_FPGA
.pdfГлава 13. Цифровые ЗУ
В качестве примера представлена схема TMS416400. Это DARM имеет емкость 4М х 4 бит. Данные в каждой ячейке ЗУ должны ре генерироваться каждые 64 мс. В эту схему строчные и столбцевые адреса должны загружаться через те же самые контактные площад ки, чтобы схема была достаточно малой площади. Как показано на принципиальной схеме (рис. 13.11) в TMS416400 для выборки столб цов используется 10 бит и для выборки строк 12бит. Для введения строчных адресов используется контактная площадка ^RAS (row address strobe, выборка строчных адресов), а для введения столбцевых адресов контактная площадка ^CAS (column address strobe, выборка столбцевых адресов). С помощью усилителя записи и счи тывания вводятся и считываются слова длиной 4 бита.
|
|
строчный |
строчный |
|
|
|
||
|
|
адресный |
|
|
|
|||
|
|
буфер |
декодер |
|
|
|
||
|
|
|
|
|
|
вход/выход |
||
Л, |
4h |
ы |
|
|
усилитель |
данных |
||
Р |
матрица ЗУ |
DQo |
||||||
|
записи |
|||||||
Ли |
|
|
|
и |
D(2^ > |
|||
|
|
|
Считываний |
|||||
|
|
|
|
|
I I I М I I М 1 I I I |
|
|
|
|
|
|
|
|
и |
декодер |
|
|
-JUS |
— |
|
|
|
столбцевойстолбцов |
|
||
-^CAS |
— |
|
|
|
|
адресный |
|
|
|
|
|
|
|
|
буфер |
|
|
Рис. 13.11. Принципиальная схема DRAM с емкостью 4М х 4 бит (TMS416400).
Логический символ TMS416400 показан на рис. 13.12.
По индикации зависимости можно видеть, что -^RAS (с инди кацией зависимости С20) использует адресные шины от AQ ДО АЦ (индикация зависимости 21).
Считывание
Временная диаграмма процесса считывания показана на рис. 13.13. Вначале следует подать строчные адреса, которые вводятся спада ющим фронтом сигнала -^RAS. Затем подается адрес столбца, ко торый вводится спадающим фронтом сигнала -^CAS. В логическом
13.9. Динамическое RAM
символе эти взаимозависимости можно определить на основе обозна чений С20 и (721. С приложением ->WR — 1 начинается время до ступа адреса t^^, по окончании которого находится значащие дан ные. Если при спадающем фронте сигнала -^CAS (цифра 21) вход ной сигнал -^RAS = О (цифры 23 и 24) и входной сигнал -^ОЕ = О (цифра 25). Эта взаимозависимость представлена в нижнем прямо угольнике внутри обрамления символа.
RAM4194Kx4 TMS416400
20D10/21 DO \
iV- |
|
0 |
Ai - |
|
) А-4194303 |
Аг- |
20D19/21D9 |
|
Ад - |
|
|
А\о- |
20D20 |
/ |
А\\- |
20D21 |
|
-ЛАЗ- |
24[PWRDOWN] |
|
|
G23[REFRESH ROW] |
|
'-d>C20[ROW] |
|
|
-,CAS- |
G24 |
|
1-Cf>C21 [COLUMN]
&t> 23C22
23,2ID 24,25EN
-пОЕ- G25
DQo |
ZL |
J I |
A,22D |
A,Z26-f |
|
|
uV26 |
|
|
|
Рис. 13.12. Логический символ TSM416400.
Область ЗУ, которая может быть найдена, по одному и тому же строчному адресу, обозначают как «страницу». Имеется упро щенный способ чтения (англ. page mode), который применяют при желании прочитать повышенное количество данных на одной стра нице. При этом после введения строчного адреса остается посто янным ->RAS = 0. Для отыскания различных данных на странице соответствующие адреса столбцов многократно варьируются и вво-
13.9. Динамическое RAM 305
При записи, как показывает цифра 23 индикации зависимости -^RAS — L. Данные во вход данных вводятся тогда, когда на одном из входов -^CAS или -^WR имеет место уровень L, а на другом входе появляется спадающий фронт. На рис. 13.14 показан случай, при ко тором сначала -WR переходит в состояние L и потом спадающий фронт -^CAS вводит данные. Этот случай называется early write. Также как и в триггере, данные должны быть стабильны на входе -^CAS между временем установки (setup time) tus перед спадающим фронтом и временем удержания (hold time) Ьг^н после спадающего фронта.
адресная |
DC |
строчный |
адрес |
строчный |
шина |
адрес |
столбца |
адрес |
^RAS
-.CAS
Р и с . 13.14. Цикл записи (early write) TSM416400.
Если данные вводятся при падающем фронте на -^WR^ то этот процесс называют late write.
Регенерация Каждые 64 мс каждая ячейка ЗУ должна регенерироваться (вос
станавливать информацию), в противном случае данные будут уте ряны. Нормальная операция записи или считывания одного бита в строке вновь регенерирует все биты этой ячейки. Поэтому J\RK ПОЛ-
Глава 13. Цифровые ЗУ
ной регенерации достаточно периодически прочитывать все 4096 строки, выбирая адресные линии от А^ до Ац с помощью счетчика. TSM416400 может быть регенерирован в соответствии со следую щей методикой:
Регенерация (refresh) только с помощью RAS
На ^CAS при этом будет оставаться Н. Как показано на изобра жении логического символа, для получения низкоомных выходов ->CAS и -^ОЕ должны быть в состоянии L. Отсюда следует, что вы ход в этом случае остается низкоомным так, что потери мощности в чипе во время регенерации остаются низкими. Для этой операции регенерации используются адреса, генерируемые дополнительным счетчиком. После каждой смены адресов с помощью ^RAS вводит ся новый адрес подлежащей регенерации ячейки.
Скрытая регенерация (hidden refresh).
В этом случае процесс регенерации производиться одновременно с процессом чтения. Но ^CAS после окончания процесса считыва ния остается в состоянии L. Вследствие этого, данные на выходе в течение следующей операции остаются действительными и сле дующий процесс регенерации не оказывает влияния. Теперь -^RAS переключается циклически между L и Н. Пословные адреса подле жащих регенерации ячеек ЗУ генерируются внутри. Регенерация с помощью CAS перед RAS {СAS before RAS). При этом виде реге нерации в начале появляется спадающий фронт на -^САЗ^ а затем на ->RAS. Благодаря обратной последовательности сигнализируется прохождение цикла регенерации в схеме ЗУ. Игнорируются прило женные извне адреса и применяются адреса подлежащих регенера ции строк, взятые из внутреннего счетчика строчных адресов. Для обеспечения последовательности операций -^CAS остается в состо янии L и ->RAS циклически переключается между L а Н.
Хранение
Схема может быть установлена в режим хранения, в котором она потребляет очень малую мощность.
13.10. Квазистатическое DRAM
Если в DRAM содержатся средства д^ля проведения регенерации и внутренний счетчик для генерации адресов, то его называют ква зистатическим DRAM, поскольку внешне подобное ЗУ функциони рует как статическое RAM.
13.11. ЗУ «пооюарная цепочка»
13.11. ЗУ «пожарная цепочка»
ЗУ типа «пожарная цепочка» представляют собой цифровые ЗУ, в которых данные могут запоминаться последовательно. На вход дан ные подаются последовательно, с выхода они могут сниматься в той же последовательности. Подобные ЗУ называют также FIFO (first in first out).
ЗУ типа «пожарная цепочка» применяют в качестве буферов, на пример, тогда, когда, поток данных должен передаваться в интер фейсе между двумя не синхронизированными по тактированию си стемами. Если поставляется больше данных, чем считываются, то в этом случае осуществляется промежуточное запоминание данных.
Другой организационной формой является LIFI (last in first out), которое обозначают также как ЗУ магазинного (stack). Структура LIFO аналогична FIFO.
13.1 М . Примеры FIFO
Рассмотрим FIFO с 64 запоминающими ячейками (SN74ACT2226, компания Texas Instruments).
Для того чтобы проводить независимо запись и считывание, в качестве основного элемента ЗУ применено RAM с двумя портами (рис. 13.15). Оно представляет собой ячейку RAM, расширенную за счет второй пары шин. В ЗУ имеются два полностью независимых управляющих порта. На обоих можно проводить считывание одно временно. Разумеется, нельзя одновременно считывать одну и ту же ячейку и записывать в нее. Это возможно только А^ЛЯ различных ячеек. Поэтому нужна логика, с помощью которой можно было бы распознавать подобные конфликты.
Для блока FIFO (рис. 13.16) в качестве ЗУ используется RAM с двумя портами, в которой ячейки ЗУ размещены по кругу. Как можно видеть на блок схеме, для считывания и записи применяются раздельные тактовые сигналы {RdClk и WrClk)^ которые не долж ны быть синхронными. Для записи данных по входу D требуется, чтобы WrEn = 1 (write enable), чтобы флаг готовности к вводу (input-ready flag) InRdy = 1, чтобы у такта записи WrClk имел место нарастающий фронт. То же самое справедливо для выхода. RdEn = 1, OutRdy = 1 и нарастающий фронт такта считывания RdClk должны появиться для того, чтобы на выходе Q мог быть считан один бит.
Ячейки ЗУ, в которых в данном RAM с двумя портами мо гут быть записаны данные, запоминаются в указателе «запись». Он
Глава 13. Цифровые ЗУ
представляет собой блок полупроводникового ЗУ, в котором хра нится адрес ячейки ЗУ, в которой будет осуществлена следующая запись. Это будет адрес, который на 1 ниже того, по которому за писывали перед этим. В указателе «считывание» хранятся адреса ячеек ЗУ, из которых будет производиться следующее считывание. После процесса считывания указатель производит снижение на 1. Следовательно, запомненные данные стоят между обоими указате лями, как это показано на блок-схеме. Дополнительно имеется flag (индикатор) почти заполненного или почти пустого ЗУ {F/F). На половину заполненное ЗУ показывает индикатор HF.
DL2 |
DL, |
^DL 1 |
-DL2 |
шины данных |
шины данных |
||
Рис . 13.15. Принципиальная схема RAM-ячейки с двумя входами.
Вход -1RST (reset) позволяет установить ЗУ в исходное состоя ние, то есть стирается.
Логический символ FIFO показан на рис. 13.17.
13.12. Каскадирование ЗУ
Во многих случаях появляется необходимость составления ЗУ из многих схем. Это имеет место, когда:
1.Не хватает емкости ЗУ. Следует различать, когда использу ются слишком короткие слова и когда применяется слишком малое количество ячеек ЗУ.
13.13. Увеличение длины слов 309
2.Блок ЗУ должен состоять из энергонезависимых ROM и энер гозависимых ЗУ с записью и считыванием.
3.Из-за соображений стоимости необходимо комбинировать бы стрые и медленные ЗУ.
D. |
|
|
|
|
|
|
|
|
ячейка ЗУ О |
|
|
RdEn. |
управление |
указатель] |
ячейка ЗУ 1 |
|
|
ячейка ЗУ 2 |
|
|
|||
RdClk. |
синхронным |
"считыва |
|
|
|
считыванием |
ния" |
DualPort |
|
|
|
|
|
|
SRAM |
|
|
-.RST. |
Reset |
|
64 1 |
|
|
|
|
|
|
||
|
|
|
|
|
|
|
|
указатель |
ячейка ЗУ 61 |
|
|
|
|
ячейка ЗУ 62 |
|
|
|
WrClk - |
управление |
"запись" |
|
|
|
ячейка ЗУ 63 |
|
|
|||
|
|
|
|||
WrEn- |
синхронной |
|
|
|
|
|
|
|
|
||
логикой |
|
|
|
Q |
|
|
|
|
|
||
|
|
|
|
|
|
|
|
|
|
- |
InRdy |
|
|
|
указатель |
I |
OutRdy |
|
|
|
состояний |
— |
F/E |
|
|
|
|
— HF
Рис. 13.16. Блочная схема FIFO-ЗУ SN74ACT2226.
13.13. Увеличение длины слов
Пусть, например, в шине данных должно быть реализовано слово с длиной 8 бит, а в нашем распоряжении имеются схемы ЗУ с длиной слова 4 бит. В этом случае их можно соединить между собой так, как это показано на рис. 13.18. К отдельным схемам (ЗУ адресная шина и шина данных) подводятся идентично. Вход и выход данных первой схемы ЗУ подключена для передачи от нулевого до 3-го бита в шину данных, в то время как вход и выход данных другой схемы ЗУ подсоединены ]\ля передачи по шине данных от 4-го до 7-го битов.
13.14.Увеличение емкости ЗУ
втех случаях, когда число ячеек в ЗУ должно быть увеличено, не обходимо включать вместе несколько ЗУ меньшей емкости.