Тема №5 типові вузли пристроїви комп’ютера.

Лабораторна робота 5/4 Дослідження функціональних можливостей регістрів.

1. Дослідження функціональних можливостей регістрів паралельної дій.

2. Дослідження функціональних можливостей регістрів зсуву.

Ціль роботи:

• придбати практичні навички в побудові регістрів на основі різних типів елементів пам'яті;

• дослідити функціональні можливості регістрів з типовою структурною організацією.

Завдання для підготовки до лабораторної роботи

В ході підготовки до лабораторної роботи необхідно:

ВИВЧИТИ:

• особливості технічної реалізації регістрів в потенційній системі елементів;

• схеми тригерів в потенційній системі елементів, логіку їх роботи та принципи використання синхронізуючих сигналів.

ПОВТОРИТИ:

• канонічний метод синтезу структурних схем цифрових автоматів;

• особливості роботи двотактних елементів пам'яті;

порядок роботи з пакетом Electronics Workbench Pro..

ЗНАЙТИ:

1. Побудувати схему 4-х розрядного паралельного регістру, який дозволяє виконувати операцію "логічного додавання".

2. Побудувати схему 4-х розрядного регістра зсуву на D тригерах, використовуючи парафазний принцип передачі інформації.

3. Побудувати схему 4-х розрядного паралельного регістру на асинхронних RS тригерах, який виконував б наступні операції:

• "сброс";

• паралельний прийом слова;

• паралельну видачу слова в прямому коді;

• паралельну видачу слова в зворотньому коді.

4. Побудувати схему (дивися індивідуальні варіанти).

ВАРІАНТИ ІНДИВІДУАЛЬНИХ ЗАВДАНЬ

1. Побудувати структурну схему 3-х розрядного однофазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати асинхронний RS тригер) та видає інформацію в прямому коді.

2. Побудувати структурну схему 3-х розрядного однофазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати асинхронний RS тригер) та видає інформацію в зворотньому коді.

3. Побудувати структурну схему 3-х розрядного однофазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати синхронний RS тригер) та видає інформацію в прямому коді.

4. Побудувати структурну схему 3-х розрядного однофазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати синхронний RS тригер) та видає інформацію в зворотньому коді.

5. Побудувати структурну схему 3-х розрядного однофазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати синхронний D тригер) та видає інформацію в прямому коді.

6. Побудувати структурну схему 3-х розрядного однофазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати синхронний D тригер) та видає інформацію в зворотньому коді.

7. Побудувати структурну схему 3-х розрядного парафазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати асинхронний RS тригер) та видає інформацію в прямому коді.

8. Побудувати структурну схему 3-х розрядного парафазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати асинхронний RS тригер) та видає інформацію в зворотньому коді.

9. Побудувати структурну схему 3-х розрядного парафазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати синхронний JK тригер) та видає інформацію в прямому коді.

10. Побудувати структурну схему 3-х розрядного парафазного регістру паралельної дії, який виконує прийом інформації (в якості елемента пам'яті використовувати синхронний JK тригер) та видає інформацію в зворотньому коді.

11. Побудувати структурну схему 3-х розрядного регістру паралельної дії, який виконує операцію логічного додавання.

12. Побудувати структурну схему 3-х розрядного регістру паралельної дії, який виконує операцію логічного множення.

13. Побудувати структурну схему 3-х розрядного регістру паралельної дії, який виконує операцію додавання по модулю два.

14. Побудувати структурну схему 3-х розрядного регістру паралельної дії, який виконує операцію порівняння двох слів.

15. Побудувати структурну схему 2-х розрядного регістру паралельної дії, який виконує операцію логічного додавання.

16. Побудувати структурну схему 2-х розрядного регістру паралельної дії, який виконує операцію логічного множення.

17. Побудувати структурну схему 2-х розрядного регістру паралельної дії, який виконує операцію додавання по модулю два.

18. Побудувати структурну схему 2-х розрядного регістру паралельної дії, який виконує операцію порівняння двох слів.

19. Синтезувати структурну схему 3-х розрядного регістру зсуву в бік старших розрядів на двотактних D тригерах.

20. Синтезувати структурну схему 3-х розрядного регістру зсуву в бік старших розрядів на двотактних T тригерах.

21. Синтезувати структурну схему 3-х розрядного регістру зсуву в бік старших розрядів на двотактних JK тригерах.

22. Синтезувати структурну схему 3-х розрядного регістру зсуву в бік молодших розрядів на двотактних D тригерах.

23. Синтезувати структурну схему 3-х розрядного регістру зсуву в бік молодших розрядів на двотактних T тригерах.

24. Синтезувати структурну схему 3-х розрядного регістру зсуву в бік молодших розрядів на двотактних JK тригерах.

25. Синтезувати структурну схему 3-х розрядного реверсивного регістру зсуву на двотактних D тригерах.

26. Синтезувати структурну схему 3-х розрядного реверсивного регістру зсуву на двотактних T тригерах.

27. Синтезувати структурну схему 3-х розрядного реверсивного регістру зсуву на двотактних JK тригерах.