2. Практичні схеми регістрів

Паралельні регістри.

Розглянемо декілька варіантів побудови схем регістрів паралельної дії на ІМС 530-ї та 533-ї серій.

На мікросхемах 533ТМ2 будують однорозрядні регістри, що мають як прямі так і інверсні виходи. На рис. 5 а) наведена схема подібного регістра на чотири розряди. Для його побудови потрібні дві мікросхеми. Встановлюючі входи R і S в даному випадку не використовуються. На ці входи поступає рівень логічної одиниці. Входи С-тригерів – прямі динамічні.

Рис. 5. Мікросхеми чотирьохрозрядних регістрів

паралельної дії

Схема 4-розрядного регістра на мікросхемі 533ТМ7 приведена на рис. 5. б). Для його реалізації вимагається всього одна мікросхема. При використанні регістра слід пам’ятати, що С- входи тригерів – прямі статичні. Типовий час затримки в регістрі (від синхровходу до виходу) 25 нс.

Для побудови багаторозрядних регістрів можуть бути використані мікросхеми 533IP22, 533IP23, 530IP18, 530IP20. Мікросхема 533IP22 є 8-розрядним регістром паралельної дії з трьома станами виходів (крім логічних станів „0” і „1” мають стан „відключено”, в якому струм у вихідному ланцюгу дуже малий, так що ним можна знехтувати).

Рис. 6. Мікросхеми багаторозрядних регістрів

Підключення виходів цих регістрів до шин здійснюється сигналом Е (рис. 6. а). Регістр 533IP23 відрізняється від 533ІР22 тим, що його вхід С – прямий динамічний.

На рис. 6 б) приведена схема 6-розрядного регістра 530ІР18. Вхід WC – дозвіл запису за сигналом С.

Регістр 530ІР20 (рис. 6. в) дозволяє приймати інформацію по одному з двох каналів А або В. Переключення каналів здійснюється сигналом WC.

Регістри зсуву.

Інтегральна схема 155ІР1 представляє собою 4-розрядний регістр зсуву з можливістю послідовного та паралельного запису інформації. Умовне позначення регістра приведено на рис. 7. а). Схема має два тактові входи С1, С2 та один вхід V, який управляє режимом роботи регістра. Інформаційний вхід D0 служить для занесення даних в послідовному коді, а входи D1÷D4 – для занесення даних в паралельному коді.

Регістр може працювати в чотирьох різних режимах:

• паралельний прийом інформації;

• послідовний прийом інформації і зсув в сторону старших розрядів;

• зсув в сторону молодших розрядів;

• режим зберігання.

Вибір того чи іншого режиму здійснюється подачею відповідного рівня логічного сигналу на управляючий вхід V. При V = 0 виконується послідовний прийом інформації і зберігання інформації при зсуві в сторону старших розрядів. Якщо V = 1, то відбувається або паралельний прийом інформації по входах D1÷D4, або зсув в сторону молодших розрядів.

При роботі регістра в режимі перетворення послідовного коду в паралельний із зсувом в сторону старших розрядів (V = 0) відключаються входи D1÷D4 паралельного запису, дозволяється занесення даних в регістр по входу D0 в послідовному коді і проходження тактових сигналів по входу C1, а також установлюються зв’язки виходів кожного старшого розряду зі входом наступного молодшого. Зсув на один розряд вправо здійснюється при кожному спаді тактового імпульсу на вході C1. Інформація у вигляді чотирьохрозрядного паралельного коду з’явиться на виходах 1, 2, 4, 8 через чотири такти вхідного імпульсу.

Паралельний прийом інформації забезпечується через входи D1÷D4 за наявності управляючого сигналу V = 1 з приходом спаду імпульсу на вхід C2. При цьому вхід послідовного прийому D0 і вхід тактових сигналів C1 вимикаються.

При організації зсуву в сторону молодших розрядів необхідно виконати зовнішні з’єднання виходів кожного розряду регістра із входом паралельного занесення попереднього розряду, тобто . Послідовний запис при цьому здійснюється по входу D4 при управляючому сигналі V = 1; паралельний запис неможливий, так як канали паралельного занесення використовуються для передачі даних від молодших розрядів до старших. Зсув кодів в сторону старших розрядів здійснюється при кожному спаді тактового імпульсу C2.

Інтегральна схема 155ІР13 представляє собою 8-розрядний реверсивний регістр зсуву з послідовним і паралельним прийомом інформації. Умовні позначення регістра наведено на рис. 7 б). Схема має входи послідовного прийому DR при зсуві в сторону старших розрядів і DL – при зсуві в сторону молодших розрядів, тактовий вхід С, управляючі входи V1 і V2 для вибору режиму роботи, вхід установки в нульовий стан, вісім входів паралельного прийому D1÷D8 і вісім виходів (з кожного розряду).

Режими роботи, в яких може працювати регістр, в залежності від станів входів наведені в табл. 2.

Таблиця 2

Режим роботи	Входи
	V1	V2	R	DR	DL	C
Скидання			0			
Послідовне занесення інформації, зсув в бік старших розрядів	0	1	1	0/1	0
Послідовне занесення інформації, зсув в бік молодших розрядів	1	0	1	0	0/1
Паралельне занесення інформації	1	1	1	0	0
Зберігання	0	0	1	0	0	

Символом „” позначені довільні стани входів.

Слід пам’ятати, що стан входів V1 i V2 може змінюватися тільки тоді, коли тактовий вхід С знаходиться у стані логічної „1”.

Інтегральна схема 533ІР8 представляє собою 8-розрядний регістр зсуву в сторону старших розрядів із входом послідовного прийому інформації і паралельними виходами для видачі інформації (рис. 7 в). Схема має тактовий вхід С, вхід установки в нульовий стан R, два входи для послідовного прийому інформації A1 і A2, об’єднаних кон’юнкцією, і вісім виходів.

Рис. 7. Мікросхеми багаторозрядних регістрів зсуву

Регістри, які мають різнотипні вхід і вихід, служать основними блоками перетворювачів послідовних кодів в паралельні і навпаки. Вище була описана схема перетворювача послідовного коду в паралельний на базі мікросхеми рис. 7 а), а на рис. 8 показана схема перетворювача паралельного коду в послідовний на основі ІМС 155ІР1. В цій схемі від’ємний стартовий імпульс S_t, який задає рівень логічного „0” на верхній вхід елемента 1, створює одиничний сигнал паралельного прийому даних на вході V, по якому в розряди 2, 3 і 4 завантажується слово, яке перетворюється D2, D3, D4, а в перший розряд – константа „0”. На послідовний вхід D0 подана константа „1”. Таким чином, після завантаження, в регістрі формується слово 0D2D3D4. Тактові імпульси спричиняють зсуви слова в сторону старших розрядів. Зсуви виводять слово в послідовній формі через вихід.

Вслід за інформаційними розрядами йде нуль (константа „0”), після якого ланцюжок одиниць. Поки нуль повністю не виведений із регістра, на виході елемента 2 діє одиничний сигнал. Після виведення нуля всі входи елемента 2 стають одиничними, його вихід отримує нульове значення і за допомогою елемента 1 формує сигнал автоматичного прийому наступного слова, після чого цикл перетворення повторюється.

Рис. 8. Схема перетворювача паралельного коду в послідовний на базі мікросхеми ІМС 155ІР1