2. Дослідження багаторозрядних суматорів.

Послідовний суматор

П

SM

ослідовний суматор повинен перетворювати послідовні коди доданків в послідовний код їх суми. Він містить всього один однорозрядний суматор, який здійснює додавання чисел послідовно розряд за розрядом, починаючи з молодшого. Склавши молодші розрядиа₀ і b₀, однорозрядний суматор виробляє для молодшого розряду результат s₀ і перенос, який запам’ятовується на один такт. В наступному такті додаються знову надходжуючі розряди доданків а₁ і b₁ з переносом із молодшого розряду р₀ тощо. Схема даного суматора (рис.8), крім суматора, містить зсувні регістри доданків і суми, і в якості лінії затримки (ЛЗ) на один такт може бути використаний D-тригер.

Час додавання n-розрядних чисел в послідовному суматорі визначаються рівнянням

Т_дод = n t_з,

де t_з – час зсуву утриманого регістра на один такт.

Очевидно, що час додавання в таких суматорах невисокий, але їх достоїнством є малий об’єм обладнання, необхідного для їх організації.

SM

Паралельний суматор

Впаралельних суматорах дії над усіма розрядами доданків виконуються одночасно (рис.9) і він міститьn однорозрядних суматорів (по кількості розрядів чисел). При умові, що переноси між розрядами розповсюджуються послідовно, час додавання в таких суматорах визначається, в основному, часом затримки сигналів в ланцюжках переносів, тобто

Т_дод = n t_п,

де t_п – час затримки сигналу переносу в однорозрядному суматорі.

Для підвищення швидкодії паралельних суматорів застосовують різні способи організації ланцюжків переносу.

Послідовно-паралельний суматор

Доцільність вибору структури паралельного чи послідовного суматора орієнтовно можна оцінити відношенням m = t_з /t_п (t_з – час зсуву регістра на один такт в послідовному суматорі, t_п – час затримки сигналу переносу в паралельному суматорі). При m  1 перевагу слід віддати послідовному суматору, а якщо m  n, то доцільно для додавання n-розрядних чисел застосовувати паралельний суматор. При проміжних значеннях m такий же час додавання, як в паралельних суматорах, може бути досягнутий в послідовно-паралельному суматорі, в якому в кожному такті виконується паралельне додавання по k розрядів доданків.

Структура послідовно-паралельного суматора наведена на рис.14. Для визначеності припускається, що n-розрядні доданки розбиті на групи по k = 2 розрядам. На входи суматора групи подаються послідовно, а в самому суматорі обробка двохрозрядних чисел виконується паралельно. З виходу старшого розряду сигнал переносу затримується на один такт і надходить на вхід молодшого розряду суматора одночасно з черговою групою розрядів.

SM

SM

Ч

n

k

ас додаванняn-розрядних чисел в послідовно-паралельному суматорі визначається рівнянням:

Т_дод = (t_з + t_дод ),

де t_з – час зсуву утриманого регістра на k розрядів;

t_дод – час додавання в k-розрядному паралельному суматорі;

k – кількість розрядів, на які розбито n-розрядне число.

3. Дослідження шифраторів та дешифраторів.

Ціль роботи:

• поглибити теоретичні знання о дешифраторах та шифраторах;

• придбати практичні навички синтезу та дослідженні різноманітних схем перетворювачів кодів.

Завдання для підготовки до лабораторної роботи

В ході підготовки до лабораторної роботи необхідно:

Вивчити:

• особливості технічної реалізації дешифраторів, шифраторів та перетворювачів кодів.

Повторити:

• методи синтезу комбінаційних схем з багатьма виходами;

• особливості синтезу схем в різних базисах;

порядок роботи з пакетом Electronics Workbench Pro..

Знайти:

1. Побудувати схему паралельного прямого та інверсного дешифраторів в базисі І–НІ та АБО–НІ на два входи.

2. Побудувати схему послідовного шифратора в базисі І–НІ на вісім входів.

3. Побудувати схему послідовно-паралельного шифратора в базисі АБО  НІ на вісім входів.

4. Побудувати перетворювач чотирьохрозрядного двійкового позиційного коду в код:

– 7421 в базисі І–НІ;

– 5421 в базисі АБО–НІ;

– 2421 в Булевому базисі;

– чотирьохрозрядний код Грея в базисі АБО–НІ;

– Джонсона.

5. Побудувати перетворювач двійкового коду в код управління семісегментним цифровим індикатором (дивися таблицю).

Таблиця

№ набору	Зміст індикації	Приклад для варіанту №1	Приклад для варіанту №15
0	Номер групи	3	3
1		3	3
2		1	1
3	Номер за списком	0	1
4		1	5
5	Перша літера прізвища	А	С
6	Перша літера ім'я	С	О
7	Перша літера по батькові	В	Н
8	Оцінка за першу тему	4	3
9	Оцінка за другу тему	5	2
10	Оцінка за контрольну роботу	5	2
11	Бажана оцінка на іспиті	5	3
12
13
14
15

Порядок виконання роботи

1. Запустити пакет Electronics Workbench Pro..

2. Дослідити наступні схеми:паралельного прямого та інверсного дешифраторів в базисі І  НІ та АБО  НІ на два входи;послідовно-паралельного шифратора в базисі АБО  НІ на вісім входів; послідовного шифратора в базисі І–НІ на вісім входів; .

3. Набрати на екрані комбінаційну схему перетворювача двійкового позиційного коду в код управління семісегментним цифровим індикатором, згідно виданому індивідуальному завданню.

4. Виконати аналіз функціонування схеми перетворювача коду (дослідження схеми в статичному режимі).

5. Відповісти на контрольні запитання викладача.

6. Відпрацювати звіт на лабораторну роботу.

Зміст звіту

• тему, ціль роботи;

• таблиці істинності перетворювачів кодів;

• діаграми Вейча з занесеними в них значеннями функцій виходів і контурами склеювання;

• логічні рівняння, що відображають реалізацію комбінаційної схеми;

• функціональну схему розробленого перетворювача кодів, накреслену з виконанням вимог ЕСКД та ЕСПД;

• висновки по роботі (відповідність теорії та практики, причини невідповідності при наявності розходжень).

Контрольні питання

1. Призначення та класифікація дешифраторів.

2. Призначення та класифікація шифраторів.

3. Побудувати схему прямого повного паралельного дешифратора на два входи.

4. Побудувати схему прямого повного послідовного дешифратора на три входи.

5. Побудувати схему шифратора на вісім входів.

6. Призначення та загальна схема мультиплексора.

7. Призначення та загальна схема демультиплексора.

8. Призначення та загальна схема схеми порівняння.

9. Синтезувати однорозрядну схему порівняння.

10. Призначення та класифікація розподільників імпульсів.

Теоретичні відомості

В сучасних ЕОМ та інших пристроях цифрової обробки інформації використовуються різноманітні засоби кодування цифрової та символьної інформації. При сумісній роботі пристроїв, в яких використовуються різноманітні типи двійкових кодів, виникає задача перетворення двійкового коду одного виду в двійковий код іншого виду. Ця задача може бути вирішена як програмним, так і апаратним шляхом. Однак останній має ряд переваг, серед яких на першому місці стоїть більша швидкодія. Тому для перетворення інформації з одної форми в іншу широко використовуються функціональні вузли, що називаються перетворювачами кодів.

В загальному випадку перетворювач кодів представляє собою комбінаційну схему, що має n входів та m виходів. Відправним пунктом для їх побудови є таблиця істинності, в якій записується повний набір вхідних і відповідний набір вихідних слів. Якщо вхідні та вихідні слова записані двійковими символами, то синтез перетворювача коду зводиться до знаходження для кожного розряду слова бульової функції, що встановлює зв'язок даного розряду з вхідними наборами двійкових змінних. Знаходження такого зв'язку та мінімізація бульового виразу здійснюється за допомогою діаграм Вейча. Назаключному етапі отримана функція перетворюється до виду, що зручний для реалізації в визначеному (вибраному) елементному базисі.

В табл.1 наведені найбільш розповсюдженні в цифровій схемотехніці двійкові коди. В позначеннях кодів 8421, 7421, 5421, 2421 вказана десяткова вага р_і двійкової одиниці х_і відповідного розряду. Код Грея створений послідовністю двійкових чисел, в якій два будь-яких сусідніх числа (перше та останнє число теж вважаються сусідніми) відрізняються лише одним розрядом. В коді Джонсона перехід до наступного числа здійснюється послідовною заміною 0 на 1, починаючи зправа, а після встановлення у всіх розрядах 1 – заміною 1 на 0.

Розглянемо приклад синтезу перетворювача двійкового позиційного коду в код Грея.

Складемо таблицю істинності (табл.2) перетворювача 4-х розрядного двійкового коду в 4-х розрядний код Грея. Для отримання коду Грея стовпець старшого розряду y₄ ділять на дві частини і заповнюють першу частину нулями, а другу – одиницями. Наступний розряд y₃ ділять на чотири частини, що заповнюють нулями та одиницями дзеркально відносно границі розділу старшого розряду. Після чого процедуру повторюють в розряді y₂ порознь для верхньої й нижньої половини таблиці за тими ж правилами тощо.

Таблиця 1

Десятичне число N	Код 8421	Код 7421	Код 5421	Код Айкена 2421	Код Грея	Код Джонсона
0	0000	0000	0000	0000	0000	00000
1	0001	0001	0001	0001	0001	00001
2	0010	0010	0010	0010	0011	00011
3	0011	0011	0011	0011	0010	00111
4	0100	0100	0100	0100	0110	01111
5	0101	0101	1000	1011	0111	11111
6	0110	0110	1001	1100	0101	11110
7	0111	1000	1010	1101	0100	11100
8	1000	1001	1011	1110	1100	11000
9	1001	1010	1100	1111	1101	10000

Таблиця 2

№ наб.	X4	X3	X2	X1	Y4	Y3	Y2	Y1
0	0	0	0	0	0	0	0	0
1	0	0	0	1	0	0	0	1
2	0	0	1	0	0	0	1	1
3	0	0	1	1	0	0	1	0
4	0	1	0	0	0	1	1	0
5	0	1	0	1	0	1	1	1
6	0	1	1	0	0	1	0	1
7	0	1	1	1	0	1	0	0
8	1	0	0	0	1	1	0	0
9	1	0	0	1	1	1	0	1
10	1	0	1	0	1	1	1	1
11	1	0	1	1	1	1	1	0
12	1	1	0	0	1	0	1	0
13	1	1	0	1	1	0	1	1
14	1	1	1	0	1	0	0	1
15	1	1	1	1	1	0	0	0

В результаті використання діаграм Вейча для отримання мінімальних диз’юнктивних нормальних форм функцій виходів отримаємо систему логічних рівнянь

y₁ = x₁ x₂  x₁ x₂ = x₁  x₂;

y₂ = x₂ x₃  x₂ x₃ = x₂  x₃;

y₃ = x₃ x₄  x₃ x₄ = x₃  x₄;

y₄ = x₄.

Схема такого перетворювача може бути побудована на одній ІС 533ЛП5, що містить чотири двовходові елементи “виключне АБО” (рис.1).

В сучасних серіях ІМС найбільш широко подані ІС перетворювачів кодів, які призначені для роботи в пристроях відображення цифрової інформації. Візуалізація двійково-десяткових чисел часто виконується за допомогою семисегментних панелей на грунті рідких кристалів чи світодіодів (рис.2). Логіка функціонування такого перетворювача задається таблицею істинностей (табл. 3). З такою логікою працюють ІС перетворювачі 133ПП4, 155ПП5, 514ІД1, 514ІД2.

Таблиця 3

№ наб.	x4	x3	x2	x1	A	B	C	D	E	F	G
0	0	0	0	0	1	1	1	1	1	1	0
1	0	0	0	1	0	1	1	0	0	0	0
2	0	0	1	0	1	1	0	1	1	0	1
3	0	0	1	1	1	1	1	1	0	0	1
4	0	1	0	0	0	1	1	0	0	1	1
5	0	1	0	1	1	0	1	1	0	1	1
6	0	1	1	0	1	0	1	1	1	1	1
7	0	1	1	1	1	1	1	0	0	0	0
8	1	0	0	0	1	1	1	1	1	1	1
9	1	0	0	1	1	1	1	1	0	1	1

Частинними випадками перетворювачів кодів є дешифратори та шифратори – пристрої, що працюють з розподільним кодом.

Дешифратор – це комбінаційна схема, призначена для перетворення двійкового позиційного коду в двійковий розподільний код.

Двійковий розподільний код (код “1 з N”) – це такий двійковий код, що містить 1 або 0 тільки в одному розряді. В першому випадку код називається прямим розподільним, в іншому – інверсним. Інверсний розподільний код отримується з прямого за правилами утворення зворотнього коду. Наприклад, 4-розрядний прямий розподільний код може приймати лише чотири значення – 1000, 0100, 0010, 0001, а інверсний – 0111, 1011, 1101, 1110.

Взагальному випадку дешифратор маєn входів і N = 2ⁿ виходів. Такий дешифратор називається повним. При найменшому числі виходів дешифратор називається неповним. Виходи дешифратора можуть бути як прямі, так і інверсні. В залежності від цього розрізняють прямі та інверсні дешифратори. В умовному позначенні дешифраторів (рис.3) проставляються букви DС (від англійського Decoder). Входи дешифратора прийнято позначати їх двійковою вагою.

З точки зору логіки функціонування дешифратори є комбінаційними схемами з багатьма виходами, що перетворюють набори значень аргументів на вході в значення функцій на виходах. Оскільки кожна функція на виході прямого дешифратора приймає одиничне значення тільки на одному наборі аргументів, то ці функції є конституентами одиниці. Інверсні дешифратори реалізують велику кількість конституент нуля. При цьому існує однозначна відповідність між значенням двійкового коду на вході дешифратора та розподільним кодом на виході. Наприклад, при надходженні на вхід прямого дешифратора двійкового коду 1001 одиничний сигнал з’являється на виході, номер якого дорівнює значенню вхідного двійкового коду, тобто на 9-му виході.

Дешифратори знаходять застосування в пристроях, в яких необхідно виділити один об’єкт з великої кількості об’єктів, тобто вирішити задачу вибору. Наприклад, в запам’ятовуючих пристроях – для перетворення коду адреси в сигнал вибору відповідної комірки пам’яті, в пристроях управління – для розподілення управляючих сигналів тощо.

За принципом побудови схем дешифратори поділяються:

на паралельні (лінійні, матричні);

на послідовні (пірамідальні);

на паралельно-послідовні (сходинкові, каскадні).

Шифратор – це комбінаційна схема, призначена для перетворення двійкового розподільного коду в двійковий код іншого типу, наприклад, в двійковий позиційний код, двійково-десятковий код, код Грея тощо. Умовне позначення шифратора приведено на рис.4. Шифратор має N входів та n = [log₂N] виходів.

Прикладом використання шифратора є пристрої вводу інформації в ЕОМ з клавіатури. При натисненні клавіші на певній вхідній шині шифратора з’являється логічна одиниця та на виходах встановлюється двійковий код, що відповідає нанесеному на клавішу знаку (літері, цифрі тощо).