Агаханян Електронные устройства в медицинских приборах 2010

изготовлении ИМС на полупроводниковой пластине сначала формируются несколько одинаковых микросхем. Затем разрезают эту пластину и получают кристаллы, каждый из которых содержит одну или несколько отдельных микросхем. Эти кристаллы устанавливаются в плоские корпуса, которые при помощи выводов часто снова объединяют в те же микросхемы, которые первоначально находились в одной общей подложке.

Очевидно, что желательно исключить промежуточные операции, такие, как разрезка пластины, установка отдельных кристаллов в корпус, присоединение кристалла к выводам из корпуса и, наконец, установка отдельных корпусов на печатной плате или модуле и вторичное соединение их внешними связями. Для этого было бы целесообразно оставить первоначальные микросхемы на исходной подложке и объединить их в желаемую подсистему на самом же кристалле путем использования металлизации для обеспечения требуемой системы межсоединений. Все это стало возможным после того, как была отработана технология многослойных соединений. Таким образом, БИС – это результат постепенного логического и эволюционного развития технологии ИМС. Реализация многослойных соединений на кремниевой пластине явилась тем технологическим скачком, который обеспечил возможность начать производство БИС.

В настоящее время БИС представляют собой монолитную микросхему, содержащую в одной пластине большое число однородных ячеек, которые соединены между собой в сложную функциональную схему. Обычно считается, что БИС по сложности как минимум должна быть эквивалентна 100 логическим элементам. Выпускаемые БИС содержат до 10 тысяч и более логических элементов.

Современные БИС можно разбить на три больших класса.

Кпервому классу относятся функциональные блоки типа счетчиков, регистров и стековых накопителей, арифметико-логических устройств (АЛУ), аналого-цифровых БИС, в том числе и программируемые логические матрицы.

Второй класс включает в себя запоминающие устройства (ЗУ).

Ктретьему классу относятся микропроцессоры.

381

Первые БИС были созданы на базе МДП-структур. В современную элементную базу БИС входят также биполярные структуры в виде элементов ТТЛ, ЭСЛ. Наряду с МДП-структурами весьма перспективна для создания БИС структура И2Л [1].

БИС представляет собой ИМС с высокой степенью интеграции, которая обеспечивается, с одной стороны, совершенствованием технологии производства, а с другой – применением схемотехнических приемов, позволяющих удовлетворить противоречивые требования повышения степени интеграции и обеспечения заданных электрических и эксплуатационных параметров. К числу последних, прежде всего, относятся схемы с возможно малым числом элементов, способных работать удовлетворительно при малых потребляемых токах и низких напряжениях. Так, БИС на ТТЛ-базисе строят на логических элементах с простым инвертором (см. [4], п. 2.5), занимающим меньшую площадь.

Влитературе описаны новые биполярные БИС, разработанные фирмой IBM на основе базовых ячеек ТТЛ, способных работать при очень низких напряжениях (порядка 1–2 В). Благодаря этому потребление тока сводится к минимуму. При низких напряжениях питания становится возможным исключение резисторов с высокими номиналами, что также способствует повышению плотности элементов на кристалле.

Вбыстродействующих БИС, которые обычно строятся на элементах ЭСЛ, последние используются без повторителей напряжения с пониженным питанием. Как известно [1], в элементах ЭСЛ при исключении повторителей транзисторы входят в режим насыщения. Однако при низких напряжениях питания насыщение оказывается неглубоким, поэтому оно не приводят к заметному снижению быстродействия. Благодаря снижению напряжений питания

иисключению повторителей напряжения мощность, потребляемая элементом ЭСЛ, уменьшается в 3–5 раз. Компромиссным решением является применение вместо элементов ЭСЛ быстродействующих элементов ТТЛ с меньшим потреблением. На основе такого решения даже удается строить основные блоки в виде сверхбыстродействующей вычислительной системы (СБИС).

382

Вмикросхемах на МДП-структурах возможность снижения напряжения питания для уменьшения потребляемой мощности ограничивается пороговым напряжением транзисторов.

Для уменьшения площади, занимаемой базовым элементом, широко используется физическое совмещение электрически соеди-

ненных однотипных областей полупроводника. Именно благодаря такому совмещению в элементах И2Л в БИС на их основе обеспечивается высокая степень интеграции.

Понижение напряжения питания, как правило, сопровождается уменьшением помехоустойчивости, а использование простых инверторов возможно при меньшей нагрузке. Поэтому эти меры применимы только для внутрисхемных элементов, которые работают при низких помехах (вследствие малой длины межсоединений, на которых индуцируется помеха) и с меньшей нагрузкой. К элементам же на входе и выходе БИС применение подобных мер недопустимо.

Входные элементы БИС предназначены для усиления входных сигналов, согласования различных устройств с БИС по уровням входных и выходных сигналов путем формирования соответствующих логических уровней для внутренних узлов, повышения помехоустойчивости и обеспечения быстродействия входных цепей. В задачу входных элементов входят также защита БИС от электрических нагрузок, что особенно актуально для МДП-систем, которые особенно чувствительны к воздействию электростатических зарядов, накапливаемых во входных цепях. В БИС на ТТЛбазисе во входных цепях обычно применяют элементы со сложным инвертором или их упрощенные варианты. Встречаются также элементы ТТЛ с входным повторителем напряжения (вместо обычного МЭТ), включение которого обеспечивает заметное уменьшение входного тока. Входные цепи элементов ТТЛ (особенно ТТЛШ) содержат также противозвонные диоды, предназначенные для защиты входных цепей от отрицательных выбросов напряжения большой амплитуды.

ВБИС на ЭСЛ-базисе в качестве входных элементов применяют микросхемы ЭЭСЛ, характерной особенностью которых являются малые входные токи благодаря включению повторителей напряжения на вход.

383

На входах микросхем И2Л используются буферные инверторы. Основное требование, которое предъявляется к выходным элементам БИС – это обеспечение требуемых логических уровней и заданного быстродействия при работе на значительную нагрузку, чаще емкостного характера. В БИС на ТТЛ-базисе в качестве таких каскадов применяют элементы со сложным инвертером, на ЭСЛбазисе – элементы с выходными повторителями напряжения, на И2Л-базисе – буферные элементы И2Л с резистором в коллекторной цепи инвертора, который подключается к дополнительному источнику напряжения, обеспечивающему требуемый уровень Uвых1 при

максимальном токе нагрузки Iнmax. Аналогичный выходной каскад с разомкнутым коллектором, позволяющим согласовать БИС с различными устройствами, можно реализовать также на элементах ТТЛ, используя схему, у которой перед инвертором включается фазорасщепитель. В БИC на МДП-структурах во входных цепях применяются элементы с усилителями мощности.

В БИС часто требуются выходные каскады, которые могли бы обеспечить совместную работу ряда устройств на общие линии нагрузки. При этом лишь один из выходных каскадов должен в данный момент находиться в активном состоянии, которым определяется уровень сигнала на общей линии. Для организации работы БИС в подобных случаях применяют элементы с тремя состояниями со специальным входом управления. Тристабильный выходной каскад отличается тем, что его выход может иметь три различных состояния, в двух из которых он работает как обычный элемент, имеющий относительно низкие выходные сопротивления (в состояниях логической 1 и логического 0). Этот режим работы имеет место тогда, когда на управляющий вход подан разрешающий сигнал. При поступлении на управляющий вход запрещающего сигнала каскад запирается и переходит в третье состояние, характеризуемое сравнительно высоким выходным сопротивлением.

На pиc. 8.1, а приведена схема тристабильного выходного каскада на ТТЛ-базисе. Когда на управляющий вход подан высокий потенциал, этот каскад работает в режиме обычного элемента ТТЛ. При подаче низкого потенциала на управляющий вход транзисторы Т1 и Т4 запираются, поэтому оказываются в закрытом состоянии и

384

выходные транзисторы Т3 и Т4. Таким способом реализуется третье состояние, соответствующее действию разомкнутой цепи на общую нагрузку.

Рис. 8.1. Схемы тристабильного выходного каскада на ТТЛ (а) и МДП-транзисторах (б)

Тристабилный выходной каскад на ЭСЛ-базисе можно реализовать применением упрощенного двухступенчатого элемента с управлением по нижней ступени или одноступенчатой схемы с управлением по эмиттерным цепям транзисторов.

На рис. 8.1, б показана схема тристабильного выходного каскада на комплементарных МДП-транзисторах. При подаче на управляющий вход высокого потенциала, обеспечивающего открытое состояние транзисторов Т3 и Т4, каскад работает как обычный усилитель мощности. При подаче Uупр = 0 транзисторы Т3 и Т4 запираются и каскад переходит в свое третье состояние с высоким выходным сопротивлением.

Рассмотрим ряд специфических элементов БИС.

8.2. Регистры

Для хранения и обработки информации в цифровых системах широко используются регистры, представляющие собой упорядоченную совокупность запоминающих элементов (чаще всего триггеров) с системой управления входными и выходными сигналами.

385

Эти системы предназначены для выполнения следующих основных операций (или части из них) над п-разрядным входным кодом Х1,

Х2,…, Хп:

установка или сброс 1 одновременно во всех разрядах регист-

ра;

прием и хранение в регистре числа Х1, Х2,…, Хп;

передача числа из регистра в прямом или обратном коде;

сдвиг хранимого в регистре кода на заданное число разрядов вправо или влево;

преобразование представления кода из параллельной формы записи в последовательную и, наоборот, при приеме или выдаче кода.

Кроме того, в регистрах могут выполняться поразрядные логические и арифметические микрооперации над кодами двух чисел

(Х1, Х2,…, Хп и Y1, Y2,…, Yп), одно из которых хранится в регистре, а другое поступает на вход регистра.

По способу приема и выдачи информации выделяют регистры:

с параллельным приемом и последовательной выдачей информации;

с последовательными приемом и выдачей информации;

с последовательным приемом и параллельной выдачей информации;

комбинированные с различными способами приема и выдачи информации.

Регистры памяти. Такие регистры обычно служат для хранения информации, поэтому их часто называют регистрами памяти, хранения или буферными. Как правило, они представляют собой регистры с параллельными приемом и выдачей информации.

В качестве разрядов регистра памяти применяют тактируемые D-триггеры или RS-триггеры. D-триггеры, управляемые по уровню тактового импульса или его фронтом [8], применяют в случае, если информация поступает в виде однофазных сигналов. RS-триггеры требуют представления информации в виде двухфазных сигналов, поступающих раздельно на R- и S-входы триггера. Изменение хранящейся информации или запись новой информации происходит после соответствующего изменения сигналов на входах регистра

386

при поступлении тактового импульса. Предварительная очистка регистра, т.е. установка всех выходов в состояние Q = 0, производится через асинхронные входы сброса (CL).

Регистры памяти широко применяются в микропроцессорных комплектах ИМС как в качестве фрагментов БИС, так и в виде отдельных микросхем. Они входят также в серию многих цифровых ИМС.

Принцип работы регистров памяти можно пояснить на примере 8-разрядного регистра, структурная схема которого показана на рис. 8.2.

Рис. 8.2. Структурная схема 8-разрядного регистра памяти

Регистр имеет восемь информационных входов (D1, D2, …,D8) для занесения информации в параллельном коде, вход тактовых импульсов С, вход сброса регистра R для установки 0 во всех разрядах, вход выбора режима М и входы выбора кристалла СS1, СS2. Выдача информации производится через выходы регистра Q1, Q2,

387

..., Q8, запрос прерывания через выход INR. Разрядами регистра служат D-триггеры.

Работа регистра происходит следующим обрезом. При поступлении тактового импульса (С = 1) информационные D-триггеры повторяют установленную на их входах информацию. Так производится запись входной информации в 8-разрядный регистр хранения. При прекращении тактового импульса регистр переходит в режим хранения; происходит запоминание входной информации. Выходы каждого информационного триггера соединены с выходными буферными усилителями, обладающими тремя состояниями. Внутренняя шина выдачи данных ЕZ стробирует каждый выходной буфер. При EZ = 1 выходные буферы оказываются разблокированными и данные, записанные в регистр, поступают на выход соответствующей линии выходных данных Q1, Q2, ..., Q8.

Выборкой кристалла управляют сигналы на входах СS1 и СS2. При единичном сигнале на первом из них и нулевом на втором выборка устройства разрешена. Сигнал выборки кристалла используется как синхросигнал для асинхронной установки состояния выходных буферов регистра и триггера запроса прерывания.

Сигнал на вход М определяет один на двух режимов работы. При М = 0 регистр работает в режиме ввода. В этом режиме выходные буферы открыты, когда выбрана БИС. Управление записью осуществляется тактовыми импульсами. При М = 1 устройство работает в режиме вывода, когда выходные буферы открыты независимо от выбора БИС.

Триггер запроса прерывания D6 служит для выборки сигнала запроса на прерывание в процессорной системе. При установке системы в исходное состояние сигналом R = 0 триггер запроса прерывания D6 устанавливается в состояние 1, означающее, что данное устройство не требует прерывания. Одновременно с этим же сигналом происходит установка в 0 регистра. Выход триггера D6 (см QI на рис. 8.2) объединен по ИЛИ с выходом логического элемента выбора кристалла D2. Принято считать, что регистр находится в состоянии прерывания, когда на выходе INR устанавливается 0, что позволяет обеспечить прямое соединение с входами запроса блока приоритетного прерывания.

388

При работе в режиме ввода (М = 0) такой импульс на входе С производит установку триггера запроса прерывания в 0. Этот же триггер переходит в 1 при условии выбора устройства. Также вырабатывается сигнал прерывания на входе INR.

Сдвиговые регистры. Эти регистры предназначены для последовательного сдвига поступающей на его вход информации. Их строят по структуре регистров с последовательным приемом или выдачей информации.

В регистре сдвига первый разряд вводимого числа D1 подается на вход одного, крайнего слева, разряда Рп и вводится в него при поступлении тактового импульса: Qn = D1. На последующем такте значение D1 поступает в разряд Рп-1, а в Рп вводится следующий разряд числа D2 и т.д. Таким образом, производится последовательный сдвиг поступающей на вход Vin информации на один разряд в каждом такте синхроимпульсов. После подачи п-го тактового импульса весь регистр оказывается заполненным разрядами числа D. При этом первый разряд числа D1 появляется на выходе Q1. В течение последующих п тактов производится последовательный поразрядный вывод из регистра записанного числа, после чего регистр оказывается полностью очищенным.

На рис. 8.3,а показана структурная схема регистра, построенного на D-триггерах.

Рис. 8.3. Структурные схемы сдвигового регистра с последовательным вводом информации на D-триггерах (а) и RS-триггерах (б)

389

При реализации сдвигового регистра на RS-триггерах (рис. 8.3,б) для ввода информации в первый разряд включается инвертор. Параллельный вывод информации из сдвигового регистра осуществляется через выходы каждого из разрядов включением их к внешним выводам. В большинстве случаев регистры снабжаются входом сброса (установки 0), позволяющим очистить все разряды одновременно.

Регистры, построенные по структурным схемам рис. 8.3, позволяют вводить информацию только последовательно. Для реализации параллельного ввода информации можно, например, использовать дополнительные логические элементы между разрядами, как показано на рис. 8.4. Управление регистром производится сигналом на входе М. Если М = 0, то при поступлении следующего тактового импульса происходит сдвиг вправо. При М = 1 с поступлением тактового импульса производится параллельный ввод. Этот регистр может выполнять также функцию сдвига информации влево, если каждый из параллельных входов соединить с выходом соседнего триггера справа. При этом с помощью сигнала М можно изменить направление сдвига.

Рис. 8.4. Структурная схема сдвигового регистра

спараллельным вводом информации

Всдвиговых регистрах применяют тактируемые триггеры, при этом обязательно используются либо управляемые фронтом тактового импульса, либо MS-триггеры. Связано это с тем, что во время действия тактового импульса (если установленная на входе информация не совпадает с записанной в предшествующем такте) проис-

390