ную шину РШ1 (РШ2) поступает в базу транзистора Т5 (Т6), и на выходе усилителя считывания появляется сигнал соответствующей полярности.
При записи информации сигналами, поступающими от схемы управлении в базовые цепи транзисторов Т3 и Т4, производится отпирание Т3 (Т4) и запирание Т4 (Т3). При запирании одного из транзисторов усилителя записи (например, Т4) ток источника I2, ранее протекавший по эмиттерной цепи транзистора Т4, через разрядную шину РШ2 ответвляется в эмиттер транзистора Т2, переводя его в режим насыщения и тем самым обеспечивая запись новой информации в триггере. В быстродействующих ЗЯ в триггере используют транзисторы Шоттки с тем, чтобы исключить насыщение транзистора и тем самым уменьшить время записи информации. В сверхбыстродействующих ЗУ применяются ЗЯ на основе триггера ЭСЛ, дополненного усилителями считывания и записи.
На рис. 8.18 показана схема ЗЯ на элементах И2Л, занимающей существенно меньшую площадь, чем ЗЯ на ТТЛ-элементах. Поскольку в качестве разрядных шин РШ1 и РШ2 используются низ-
коомные п+-слои элементов И2Л, то
необходимо изолировать эти слои ме-
жду отдельными разрядами. В режиме
хранения на РШ1 и РШ2 поддержи-
ваются одинаковые потенциалы и че-
рез элементы И2Л протекает сравни-
тельно малый ток Ixp, величиной доли
микроампер. В зависимости от запи-
санной информации оказывается на-
сыщенным транзистор T1 или Т2 то-
Рис. 8.18. Схема
ком коллектора Т3 или Т4.
запоминающей ячейки ОЗУ
При записи информации на шину
на элементах И2Л
АШ подается импульс тока, амплитуда
которого на 2÷3 порядка превышает токи хранения. Одновременно на разрядных шинах создается разность потенциалов величиной Uрш ≥ mϕт ln β , обеспечивающей перезапись информации в триг-
гере. Считывание информации можно производить двумя способами. В первом случае напряжения на разрядных шинах РШ1 и РШ2
411
поддерживаются одинаковой величины. При подаче импульса тока выборки на шину АШ через РШ1 и РШ2 протекают разные токи в зависимости от состояния транзисторов Т1 и Т2. Эта разность токов регистрируется усилителем считывания (на схеме рис. 8.18 не показан).
Более предпочтителен второй способ выборки, когда к шинам РШ1 и РШ2 подключаются источники тока равной величины. На шину АШ подается положительный импульс напряжения выборки и усилителем считывания регистрируется разность перепадов напряжений на разрядных шинах, которая обусловлена разными состояниями транзисторов Т1 и Т2.
Наряду с ЗЯ на биполярных транзисторах в современных ЗУ среднего быстродействия применяются МДП-структуры. На рис. 8.19, а схема ЗЯ построена на транзисторах с п-каналом, схема на рис. 8.19, б построена на комплементарных парах. Каждая из этих ячеек представляет собой триггер на транзисторах Т1, Т3 и Т2, Т4.
Рис. 8.19. Схема запоминающих ячеек ОЗУ на МДП-транзисторах с п-каналом (а) и на комплементарных МДП-транзисторах (б)
Триггер управляется сигналами на шинах РШ1, РШ2 и АШ, под действием которых формируются импульсы считывания и записи, поступающие на входы триггера через двунаправленные ключи Т5
иT6. В режиме хранения на разрядных шинах РШ1 и РШ2 уста-
навливаются напряжения, равные Еи.п, а на адресной шине АШ – равное нулю. При этом транзисторные ключи Т5 и Т6 запираются
иотключают триггер от внешних цепей. В режиме считывания на адресную шину АШ, к которой подключены затворы транзисторов T5 и Т6, подается импульс положительной полярности, отпираю-
412
щий ключи Т5 и Т6. Записанная в триггеры информация через разрядные шины поступает на входы усилителя считывания. Для записи информации на адресную шину подается высокий потенциал, под действием которого обеспечивается открытое состояние по затворам ключей Т5 и Т6. На разрядные же шины РШ1 и РШ2 подаются разные сигналы, один из которых соответствует логической 1, а другой – логическому 0. Под действием этих сигналов производится запись соответствующей информации в триггер.
Достоинством ЗЯ на комплементарных МДП-транзисторах является почти полное отсутствие тока в режиме хранения и, соответственно, ничтожно малое потребление мощности.
Для обслуживания статических ОЗУ применяются входные и выходные каскады.
Запоминающие устройства с последовательной выборкой (ЗУП) имеют более высокую информационную емкость по сравнению с ОЗУ с произвольной выборкой, разумеется, при большем времени обращения. Их достоинством является также упрощение схем обслуживания. Примером статического ЗУП является сдвиговый регистр, представляющий собой своеобразную линию задержки, ячейки которой соединены последовательно так, что выход одной ячейки служит входом последующей ячейки. Записанная в регистре информация сдвигается под действием серии тактовых импульсов и появляется на его выходе лишь спустя несколько тактов (в зависимости от месторасположения ячейки).
Динамические ОЗУ. Современные БИС памяти сверхбольшой емкости (16 кбит и более), как правило, строят на динамических ЗЯ, что дает возможность заметно повысить степень интеграции ИМС, вследствие уменьшения площади, занимаемой одной динамической ячейкой по сравнению со статической.
В динамических ЗЯ информация хранится в виде заряда на конденсаторах, в качестве которых используют обратно-смещенные р- п-переходы и МОП-конденсаторы. Такие конденсаторы требуют периодического восстановления заряда, соответствующего записанной информации, так как из-за наличия токов утечки происхо-
дит разряд накопительного конденсатора с постоянной времени порядка 10–2– 10–3с.
413
На рис. 8.20 показана структурная схема динамического ОЗУ с произвольной выборкой на МДП-структурах с п-каналом. Матрица с емкостью N = 65536 бит имеет организацию 128×512. Такая организация обеспечивает полную регенерацию информации за 128 циклов. Управление последовательностью включения блоков осуществляется тактовыми импульсами, формируемыми двумя генераторами, первый из которых управляется сигналом RAS (строб адреса строки), второй – сигналом СAS (строб адреса столбца). Сигналы RAS и СAS, вырабатываемые схемой управления, и сигнал разрешения записи WE обеспечивают работу в режимах записи, считывания, регенерации и мультиплексации адресов.
Рис. 8.20. Структурная схема динамического ОЗУ с произвольной выборкой
Для выборки ЗЯ требуется 16-разрядный адресный код, который подается на 8-разрядный регистр адреса, работающий в мультиплексном режиме. В этом режиме используется последовательная адресация: сначала на адресные входы А0, А1, …, А7 поступает адрес строки, который запоминается в дополнительном регистрефиксаторе, а затем на те же входы подается адрес столбца, запоминаемый другим регистром-фиксатором1.
1 Мультиплексный режим обычно применяется в сверхбольших микросхемах для сокращения числа выводов.
414
В данной схеме в ОЗУ сначала 8 младших разрядов кода фиксируются на адресном регистре сигналом RAS и выбирается строка. Затем 8 старших разрядов кода фиксируются сигналом СAS и выбирается столбец. Сигнал CАS одновременно является сигналом выбора микросхемы в блоке ОЗУ.
Регенерацию можно организовать двумя способами: адресную и безадресную. При адресной регенерации производится последовательный перебор адресов регенерируемых ячеек с таким расчетом, чтобы в течение периода регенерации завершить полную регенерацию накопителя. При безадресной регенерации восстановление информации производится либо во время операции запись/считывание, либо при отсутствии обращений (принудительно) после-
довательностью тактовых импульсов.
ЗЯ динамических ОЗУ отличаются
своей простотой конструкции, что и
обеспечивает высокую степень инте-
грации ИМС памяти в целом. На рис.
8.21 приведена схема динамической ЗЯ
на биполярных транзисторах в базисе
И2Л. Каждая ячейка состоит из компле-
ментарной пары транзисторов, емкости
Рис. 8.21. Схема динамической
коллекторных переходов которых вы-
запоминающей ячейки ОЗУ
полняют роль запоминающего конден-
на элементах И2Л
сатора С = Ск1 + Ск2. В режиме хранения на шинах РШ и АШ1 поддерживается высокий потенциал, а на
шине АШ2 – низкий потенциал. При этом транзисторы T1 и Т2 оказываются закрытыми. В режиме записи на шину АШ1 подается импульс записи, понижающий потенциал на этой шине, что и обеспечивает возможность отпирания транзисторов. Запись информации производится через шину РШ. Для записи 0 на эту шину подается высокий потенциал, под действием которого производится заряд конденсатора С через эмиттерный переход транзистора Т2. При записи 1 на шину РШ подается низкий потенциал, а на шину АШ2 – высокий, что приводит к разряду конденсатора С.
В режиме опроса на шину АШ1 подается импульс опроса, понижающий потенциал на этой шине. Если в опрашиваемой ячейке
415
была записана 1, то транзистор Т2 переходит в активную область работы, что приводит к увеличении эффективной величины емкости его коллектора в β2 раз и увеличению запоминающей емкости С ≈ β2Ск2. С отпиранием транзистора Т2 начинается разряд паразитной емкости шины РШ, перепад напряжения на которой фиксируется усилителем считывания. Если же в ячейке был записан 0, то напряжение на шине РШ не меняется.
Впериод регенерации повышаются потенциалы на шинах АШ1
иАШ2, а на шине РШ устанавливается потенциал, соответствующий считанной информации. Если в ЗЯ был записан 0, то транзисторы запираются, и происходит регенерация 0. Если же в ЗЯ была записана 1, то отпирается транзистор Т1, разряжая емкость С, что и обеспечивает регенерацию 1.
Динамическая ЗЯ на МДП-транзи-
сторах (рис. 8.22) имеет более простую
конфигурацию; она состоит из одного
транзистора и МОП-конденсатора,
Рис. 8.22. Схема динамической
формируемого в едином технологиче-
запоминающей ячейки ОЗУ
ском цикле, емкостью порядка сотых
на МДП-транзисторах
долей пикофарады. Транзистор в этой
ячейке выполняет роль переключателя,
передающего заряд конденсатора в шину РШ при считывании, либо заряжающего конденсатор при записи. Во время считывания 1, определяемой зарядом на конденсаторе С, происходит потеря заряда, что практически приводит к стиранию 1 и переводу ячейки в состояние 0. Поэтому в цикле считывания производится и регенерация считанной информации, что обеспечивает переход ЗЯ в исходное состояние.
Динамические ОЗУ с последовательной выборкой тоже организуют в виде сдвигового регистра с запоминающими конденсаторами. В современных разработках в динамических ЗУ стали применять приборы с зарядовой связью, принцип действия которых основан на хранении заряда неосновных носителей в потенциальных ямах, создаваемых у поверхности полупроводника и перемещении этого заряда вдоль поверхности при движении потенциальных ям под действием управляющих напряжений.
416
8.5.3.Постоянные запоминающие устройства
Вцифровых устройствах широко применяются постоянные запоминающие устройства (ПЗУ) для хранения команд и стандартных программ. ПЗУ функционирует как матрица памяти, для которой однажды записанная информация постоянна и не может быть изменена устройством, использующим эту память. При этом выключение электропитания или самого устройства, в котором работает ПЗУ, также не меняет содержимого ПЗУ, т.е. в отличие от ОЗУ, представляющих собой энергозависимые устройства, ПЗУ являются энергонезависимыми.
Большинство современных ПЗУ относятся к устройствам памяти с произвольным доступом, в которых время доступе не зависит от адреса ЗЯ, по которому производится обращение. ПЗУ строятся, как правило, со словарной организацией структуры.
Программирование ПЗУ осуществляется на этапе изготовления кристаллов памяти. При этом в настоящее время наметилось несколько вариантов исполнения ПЗУ. К первому варианту относятся ПЗУ, программируемые изготовителем памяти по заказу пользователя. Такие устройства называются ПЗУ с масочным программированием: при их изготовлении при помощи соответствующих фото- шаблонов-масок изменяется место расположения контактных окон или места соединений в матрице ЗЯ. Так, в ПЗУ на биполярных транзисторах при его изготовлении единицы записываются в матрицу памяти присоединением базы транзистора в соответствующей ЗЯ к числовой линии.
Транзисторы, соответствующие ЗЯ матрицы, в которых должны храниться нули, остаются не подключенными к числовой линии. Матрицы на МДП-транзисторах, подобно биполярным матрицам, формируют на основе ЗЯ, у которых затвор МДП-транзистора, хранящего 1, присоединяется к числовой линии, а при записи 0 затвор остается не подключенным к линии. В ПЗУ данного класса невозможно внесение изменений после их поставки.
Второй способ исполнения ОЗУ применяется для получения так называемых программируемых ПЗУ, или ПЗУ с программируемым полем (ППЗУ). В ППЗУ используются плавкие связи, которые мо-
417
гут быть модифицированы пользователем при программировании ПЗУ. В таких устройствах обычно используются легкоплавкие соединения эмиттеров транзисторов в ЗЯ, которые могут быть расплавлены под действием мощного импульса тока, подаваемого при программировании матрицы на соответствующие ячейки. В указанных ЗЯ транзисторы окажутся с разомкнутым эмиттером.
Другой метод программирования заключается в подаче на вход транзистора в соответствующей ЗЯ напряжения, превышающего уровень пробоя эммиттерного перехода. При этом в результате переноса металла закорачивается переход эмиттер–база. После того как устройство запрограммировано, содержимое его памяти остается постоянным, как и в ПЗУ первого класса.
Наконец, на практике применяются также перепрограммируемые ПЗУ, которые можно программировать повторно. Перепрограммирование таких устройств производится автономно с использованием электрических, оптических и других средств. В настояние время в основном выпускаются перепрограммируемые ПЗУ, использующие матрицу на МДП-структурах. Широко применяются матрицы на транзисторах с плавающим затвором. При большой разности потенциалов между истоком и стоком (которые подаются при программировании на соответствующую ячейку) вследствие инжекции электронов из потока на затворе скапливается отрицательный заряд, индуцирующий р-канал, который может существовать долгие годы. Записанную таким способом информацию можно стереть путем воздействия на матрицу ультрафиолетовым излучением. Для обеспечения возможности стирания информации такие ИМС выпускаются в корпусе с кварцевым покрытием. В настоявшее время выпускается разновидность таких ПЗУ, в которых запись и стирание производят электрическим путем, используя туннельный эффект для накопления и рассасывания носителей заряда в затворе МДП-структуры.
Микросхема ПЗУ включает в себе входные каскады, работающие на дешифратор адреса, собственно матрицу памяти и выходные каскады.
418
8.6. Микропроцессоры
Микропроцессор представляет собой управляющую и обрабатывающую часть цифрового автомата. Дополнив микропроцессор небольшим числом узлов, при его помощи можно реализовать функции центрального процессора, который предназначен для хранения и преобразования данных и команд, выборки и дешифрирования команд с конечной целью реализации арифметических и логических операций над данными в соответствии с командами и программой. Микропроцессоры выпускаются в одном или нескольких корпусах БИС и имеют длину слов от 4 до 16 бит.
Микропроцессоры появились в результате дальнейшего усовершенствования интегральной технологии, а также стремления расширять области применения БИС превращением их в универсальные и многофункциональные ИМС. Разбиение электрической схемы процессора даже на крупные узлы, технически реализуемые по критерию степени интеграции в виде ИМС, как правило, неэффективно и ограничивается конечным числом выводов корпусов ИМС. Получаемые при этом ИМС специфичны, их функциональные возможности низкие, поэтому они выпускаются малой серией, что не оправдывает расходы на их разработку и производство. Чтобы расширить функциональные возможности БИС и выпускать их в виде универсальных цифровых ИМС широкого применения, потребовалось коренным образом видоизменить технику проектирования аппаратуры и их производства. Основой проектирования цифровых устройств предыдущих поколений являлся схемнологический метод, обеспечивающий минимизацию объема оборудования, числа функционально-конструктивных модулей. В результате подобного подхода к проектированию реализация такого устройства была возможна только аппаратурными средствами с фиксированными жесткими (даже можно сказать «мертвыми») соединениями.
Микропроцессор отличается от обычных БИС своим управляемым «поведением». Новизна для разработчиков аппаратуры заключается в том, что стала возможной реализация широкого класса функций не в базисе аппаратурных связей, а путем исполнения по-
419
следовательности команд, составляющих программное обеспечение устройства. При этом поведение микропроцессора гораздо легче адаптировать к изменяющимся условиям применения, перепрограммируя ПЗУ (в котором записывается программа в виде последовательности команд и приказов), чем идя на требуемые изменения в аппаратуре с жесткими соединениями. Пользуясь таким подходом, можно также быстрее выполнить разработку новых устройств, так как микропроцессор стандартной архитектуры можно использовать в каждом новом применении, оснащая его по-разному запрограммированным ПЗУ.
Основными блоками микропроцессора (рис. 8.23) являются арифметико-логическое устройство (АЛУ) и устройство управления (УУ). Первый из этих блоков служит для выполнения арифметических и логических операций над данными, поступающими либо из памяти, либо с внешних устройств, через регистр, называемый аккумулятором. В аккумулятор также поступают результаты операций, выполненных АЛУ. УУ осуществляет управление потоком данных и команд, а также всеми операциями над ними; оно выбирает из памяти команды, дешифрирует и выполняет их, управляя необходимой последовательностью событий, задаваемых АЛУ и устройством ввода/вывода, при помощи которого обеспечивается связь с внешней средой.
Рис. 8.23. Структурная схема микропроцессора
Выходная последовательность сигналов устройства управления определяется ходом операции. В микропроцессорах имеется фиксированный набор команд, на основе которых разрабатывается программное обеспечение. Они содержат также микропрограмми-
