13) Элементы ттл с тремя выходными состояниями —

имеют дополнительный вход V — вход разрешения (рисунок 13,а). При подаче на этот вход напряжения U⁰ транзистор VT5 открыт и насыщен, а транзисторы VT6 и VT7 закрыты и поэтому не влияют на работу логического элемента. В зависимости от комбинации сигналов на информационных входах на выходе ЛЭ может быть сигнал с уровнем «лог. 0» или «лог. 1». При подаче на вход V напряжения с уровнем «лог. 1» транзистор VT5 закрывается, а транзисторы VT6 и VT7 открываются, напряжение на базе транзистора VT3 уменьшается до уровня U_БЭ.нас+U_д, транзисторы VT2, VT3, VT4 закрываются и ЛЭ переходит в высокоимпедансное (третье) состояние, то есть отключается от нагрузки.

На рисунке 13,б показано УГО этого элемента. Значок ∇ указывает на то, что выход имеет три состояния.

Рисунок 13 Логический элемент ТТЛ И-НЕ с тремя выходными состояниями а) и его УГО б).

15 такой же как 12

16) Мультиплексор - коммутатор цифровых сигналов. Мультиплексор представляет собой комбинационное устройство с m информационными, n управляющими входами и одним выходом. Функционально  мультиплексор состоит из m элементов конъюнкции, выходы которых объединены дизъюнктивно с помощью элемента ИЛИ с m входами. На одни входы всех элементов конъюнкции подаются информационные сигналы, а другие входы этих элементов соединены с соответствующими выходами дешифратора с n входами.

         Функциональная схема мультиплексора приведена на рис.2.13.

 

 

Из рис. 2.13. следует, что мультиплексор содержит дешифратор на соответствующее число выходов (число выходов дешифратора определяется числом информационных входов мультиплексора),

Мультиплексор это функциональный узел, осуществляющий подключение (коммутацию) одного из нескольких входов (D0-D7) на выход (Y).

                      

                          Рисунок 1. Мультиплексор.

Здесь A1-A3 адресные входы. На них подается двоичный код указывающий номер подсоединяемого к выходу входа из набора D0-D7. Например, на адресные входы подана комбинация 011, в этом случае с выходом Y будет соединен вход D3.

D0-D7 информационные входы. На них подается информация для передачи на выход.

E- разрешающий вход.

Таблица истинности для этого мультиплексора представлена на рис. 2.

D0	D1	D2	D3	D4	D5	D6	D7	A2	A1	A0	Y
1	0	0	0	0	0	0	0	0	0	0	D0
0	1	0	0	0	0	0	0	0	0	1	D1
0	0	1	0	0	0	0	0	0	1	0	D2
0	0	0	1	0	0	0	0	0	1	1	D3
0	0	0	0	1	0	0	0	1	0	0	D4
0	0	0	0	0	1	0	0	1	0	1	D5
0	0	0	0	0	0	1	0	1	1	0	D6
0	0	0	0	0	0	0	1	1	1	1	D7

 

 

 

 

Соответственно таблице истинности можем записать для первой строки: D0·A2·A1·A0.  Инверсия над сигналами адреса ставится тогда когда значение сигнала в соответствующей строке равно нулю. D0 входит в это выражение потому, что его значение в этой строке равно логической единице. В столбце Y в этой строке стоит D0, потому что входной сигнал D0 согласно адресу 000 проходит в этом случае на выход Y.

Объединяя выражения, записанные для семи строк таблицы по функции ИЛИ, получим булево выражение, отражающее таблицу истинности:

Y=D0·A2·A1·A0+D1·A2·A1·A0+D2·A2·A1·A0+D3·A2·A1·A0+ D4·A2·A1·A0+D5·A2·A1·A0+D6·A2·A1·A0+D7·A2·A1·A0.

17) Почти у всех микросхем мультиплексоров есть входы Е разрешения. Эти входы Е разрешения могут использоватся как дополнительные адресные входы. Можно объединить два мультиплексора, получив тем самым мультиплексор с удвоеным числом входов.

На рис.10.9. приведен пример как из двух мультиплексоров 4–1 можно собрать мультиплексор 8–1.

Рис.10.9. Пример объединения двух мультиплексоров с целью получения мультиплексора с удвоенным числом входов

Когда удваивание числа входов мультиплексора недостаточно, при­меняют так называемое пирамидальное или каскадное соединение мульти­плексоров, показанное на рис 10.10. Обычно применяют два, реже три и более каскадов.

Младшие разряды адресного кода подаются параллельно на все ад­ресные входы первого каскада, а старшие разряды адресного кода пода­ются на второй каскад или, если они есть, то и на последующие каскады мультиплексора.

18) Структура демультиплексора имеет вид (рис. 25):

Рис.25. Структура демультиплексора

Демультиплексор - это логическое устройство, предназначенное переключения сигнала с одного информационного входа D на один из n информационных выходов. Номер выхода, на который в каждый такт машинного времени передается значение входного сигнала, определяется адресным кодом.  Адресные входы (m) и информационные выходы (n) связаны соотношением n=2 в степени m. Демультиплексор выполняет функцию, обратную функции мультиплексора. Например, мы имеем на адресном входе код 00, в этом случае сигнал с входа будет поступать на нулевой выход демультиплексора, при адресном коде 01 - сигнал с входа поступит на первый выход, а при адресном коде 10 - на второй выход демультиплексора и так далее.  Функция демультиплексора на условном графическом обозначении записывается буквами DMX. 

I	x0	x1	x2	y0	y1	y2	y3	y4	y5	y6	y7
i0	0	0	0	i0	0	0	0	0	0	0	0
i1	0	0	1	0	i1	0	0	0	0	0	0
i2	0	1	0	0	0	i2	0	0	0	0	0
i3	0	1	1	0	0	0	i3	0	0	0	0
i4	1	0	0	0	0	0	0	i4	0	0	0
i5	1	0	1	0	0	0	0	0	i5	0	0
i6	1	1	0	0	0	0	0	0	0	i6	0
i7	1	1	1	0	0	0	0	0	0	0	i7

19) Асинхронные RS-триггеры. Они являются наиболее простыми триггерами. В качестве самостоятельного устройства применяются редко, но являются основой для построения более сложных триггеров. В зависимости от логической структуры различают RS-триггеры с прямыми и инверсными входами. Их схемы и условные обозначения приведены на рис. 2.37. Триггеры такого типа построены на двух логических элементах: 2 ИЛИ-НЕ - триггер с прямыми входами (рис. 2.37, а), 2 И-НЕ - триггер с инверсными входами (рис. 2.37, б). Выход каждого из логических элементов подключен к одному из входов другого элемента, что обеспечивает триггеру два устойчивых состояния.

RS-триггер асинхронный

S	R	Q(t)	Q(t)	Q(t+1)	Q(t+1)
0	0	0	1	0	1
0	0	1	0	1	0
0	1	0	1	0	1
0	1	1	0	0	1
1	0	0	1	1	0
1	0	1	0	1	0
1	1	0	1	не определено	не определено
1	1	1	0	не определено	не определено

RS-триггер асинхронный

S	R	Q(t)	Q(t)	Q(t+1)	Q(t+1)
0	0	0	1	0	1
0	0	1	0	1	0
0	1	0	1	0	1
0	1	1	0	0	1
1	0	0	1	1	0
1	0	1	0	1	0
1	1	0	1	не определено	не определено
1	1	1	0	не определено	не определено

Асинхронный RS-триггер с инверсными входами

RS-триггер^[10][11], или SR-триггер — триггер, который сохраняет своё предыдущее состояние при нулевых входах и меняет своё выходное состояние при подаче на один из его входов единицы.

При подаче единицы на вход S (от англ. Set — установить) выходное состояние становится равным логической единице. А при подаче единицы на вход R (от англ. Reset — сбросить) выходное состояние становится равным логическому нулю. Состояние, при котором на оба входа R и S одновременно поданы логические единицы, в простейших реализациях является запрещённым (так как вводит схему в режим генерации), в более сложных реализациях RS-триггер переходит в третье состояние QQ=00. Одновременное снятие двух «1» практически невозможно. При снятии одной из «1» RS-триггер переходит в состояние, определяемое оставшейся «1». Таким образом RS-триггер имеет три состояния, из которых два устойчивых (при снятии сигналов управления RS-триггер остаётся в установленном состоянии) и одно неустойчивое (при снятии сигналов управления RS-триггер не остаётся в установленном состоянии, а переходит в одно из двух устойчивых состояний).

20) RS-триггер синхронный

RS-триггер синхронный

C	S	R	Q(t)	Q(t+1)
0	x	x	0	0
			1	1
1	0	0	0	0
1	0	0	1	1
1	0	1	0	0
1	0	1	1	0
1	1	0	0	1
1	1	0	1	1
1	1	1	0	не определено
1	1	1	1	не определено

Схема синхронного RS-триггера совпадает со схемой одноступенчатого парафазного (двухфазного) D-триггера, но не наоборот, так как в парафазном (двухфазном) D-триггере не используются комбинации S=0, R=0 и S=1, R=1.

Алгоритм функционирования синхронного RS-триггера можно представить формулой

где x — неопределённое состояние.

• 

Карта Карно синхронного RS-триггера

ПРИМЕР.

Рассмотрим работу изображенной на рисунке 2 схемы подробнее. Пусть на входы R и S подаются единичные потенциалы. Если на выходе верхнего логического элемента “2И-НЕ” Q присутствует логический ноль, то на выходе нижнего логического элемента “2И-НЕ” появится логическая единица. Эта единица подтвердит логический ноль на выходе Q. Если на выходе верхнего логического элемента “2И-НЕ” Q первоначально присутствует логическая единица, то на выходе нижнего логического элемента “2И-НЕ” появится логический ноль. Этот ноль подтвердит логическую единицу на выходе Q. То есть при единичных входных уровнях схема RS-триггера работает точно так же как и схема на инверторах.

21) Схема D-триггера

Рисунок 1. Схема D-триггера (защелки)

Рисунок 2. Условно-графическое обозначение D-триггера (защелки)

Таблица истинности D-триггера достаточно проста, она приведена в таблице 1. Как видно из этой таблицы, этот триггер способен запоминать по синхросигналу и хранить один бит информации.

Таблица 1. Таблица истинности D-триггера

С	D	Q(t)	Q(t+1)	Пояснения
0	x	0	0	Режим хранения информации
0	x	1	1
1	0	x	0	Режим записи информации
1	1	x	1

Ещё проще реализуется D-триггер на КМОП логических элементах. В КМОП микросхемах вместо логических элементов “И” используются обычные транзисторные ключи. Схема D-триггера приведена на рисунке 10.

Рисунок 10. Схема D-триггера, реализованная на КМОП элементах

При подаче высокого уровня синхросигнала C транзистор VT1 открывается и обеспечивает передачу сигнала с входа D на инверсный выход Q через инвертор D1. Транзистор VT2 при этом закрыт и отключает второй инвертор, собранный на транзисторах VT2 и VT3. При подаче низкого потенциала на вход C включается второй инвертор, который вместе с инвертором D1 и образует триггер.

Рисунок 11. Временная диаграмма D-триггера (защелки)

По этой временной диаграмме видно, что триггер-защелка хранит данные на выходе только при нулевом уровне на входе синхронизации. Если же на вход синхронизации подать активный высокий уровень, то напряжение на выходе триггера будет повторять напряжение, подаваемое на вход этого триггера.

Входное напряжение запоминается только в момент изменения уровня напряжения на входе синхронизации C с высокого уровня на низкий уровень. Входные данные как бы "защелкиваются" в этот момент, отсюда и название – триггер-защелка.