3. Оперативные запоминающие устройства

Для построения ОЗУ большой емкости используются элементы статической или динамической памяти, которые строятся на простейших элементах транзисторно-транзисторной логики (ТТЛ), инжекционной логики (И²Л), эмиттерносвязной логики (ЭСЛ) и других технологий [5].

В основе динамических ОЗУ (DRAM) используется заряд межэлектродных конденсаторов C_ij емкостью менее 0.1 пФ и током заряда менее 10^-10 А. Схема i-го разряда ячейки памяти динамического ОЗУ (DRAM) представлена на рис. 3.3. Для записи логической “1” в элемент памяти активизируются информационная шина D_j и адресная шина А_i. При этом униполярный (полевой) транзистор открывается и через него конденсатор C_ij заряжается. При отсутствии открывающего напряжения на шине А_i транзистор закрыт, конденсатор C_ij заряжен и хранит информацию. При подаче напряжения чтения на шину А_i транзистор VT_ij открывается и напряжение конденсатора C_ij подается на шину D_j, и он разряжается. Ток разряда C_ij усиливается и фиксируется в информационном регистре ОЗУ.

D_j

VT_ij

C_ij

A_i

Рис. 3.3. Элемент динамического ОЗУ

Для устранения искажений информации в результате утечки заряда с конденсатора элементы памяти периодически, через 2 мс или более, в зависимости от типа ИС, необходимо перезаряжать в цикле регенерации. Преимуществом динамических ОЗУ является высокая степень интеграции элементов памяти и малая потребляемая мощность. Недостатком их является большое время доступа 50-70 нс по сравнению со статической памятью, где оно равно менее 15 нс.

Статическая оперативная память (SRAM) строится на быстродействующих биполярных транзисторах, например, двухэмиттерных транзисторах TTL (рис. 3.4). В режиме хранения информации между шинами А_x и А_y поддерживается минимальное напряжение (около 0.2 В), сохраняя один из транзисторов открытым (логический “0”), другой закрытым (логическая “1”). На обоих проводах информационной парафазной шины ( ) устанавливается положительное напряжение, которое обеспечивает нулевой ток через эмиттеры Э₂. Элемент памяти (ЭП) находится в пассивном режиме хранения информации с наименьшим уровнем потребления энергии.

Рис. 3.4. Элемент статического ОЗУ

В режиме чтения информации шины А_x и А_y возбуждаются и на них подаются потенциалы, обеспечивающие быстрое чтение разных токов, поступающих с эмиттеров Э₂ на провода в усилитель чтения. В зависимости от величины токов в проводах, после их усиления триггер Т₂ (см. рис. 3.5, а) информационного регистра ОЗУ устанавливается в “1” или “0”. При этом состояние ЭП не изменяется и он может быть переведен в режим хранения предыдущего состояния.

Для записи информации в бистабильный ЭП возбуждаются адресные шины А_x и А_y и соответствующий один провод или под действием управления с усилителя записи. Противоположный возбужденному проводу ( ) транзистор VT₁ (VT₂) открывается, т.к. через его эмиттер Э₂ протекает больший ток под действием большей разности потенциалов . ЭП переходит в устойчивое состояние: VT₁ открыт, а VT₂ закрыт.

На статических и динамических ЭП изготавливают ИС различной емкости и разрядности. На рис. 3.5, б приведена типичная ИС емкостью

N = 2^L = m  n (бит).

Массив ЭП состоит из n строк и m столбцов. Каждый ЭП хранит один бит информации.

а б

Рис. 3.5. Структура ИС ОЗУ: а – 1- битная схема ОЗУ, б – обобщенная схема ОЗУ

Адрес ЭП, участвующего в операции чтения /записи, определяется L-разрядным двоичным кодом, поступающим с шины адреса ША в регистр адреса RGA. Младшие l₁ разряда адреса в режиме чтения или записи информации в ОЗУ с появлением сигнала выборки строки RAS поступают на дешифратор строк DC_x. Старшие l₂ разряда адреса с появлением сигнала выборки столбца CAS поступают на дешифратор столбцов DC_y.

В соответствии с двоичным кодом адреса каждый из дешифраторов возбуждает только одну выходную шину. На пересечении возбужденных шин А_x и А_y соответствующий ЭП подключается к внутренней информационной парафазной шине .

В режиме записи (W=0, CAS=0, RAS=0) УУ включает усилитель записи (УЗ) и подсоединяет его к шине . Одновременно к шине дешифраторами DC_x и DC_y подключается один ЭП, который УЗ устанавливается в устойчивое состояние, задаваемое триггером Т₁. Триггер Т₁ перед началом записи воспринимает один бит информации через коммутатор К с внешней шины данных ШД.

В режиме чтения (W=1, RAS=0, CAS=0) УУ отключает УЗ от шины и подключает к ней усилитель чтения (УЧ). Одновременно выход триггера Т₂ через К подсоединяется к ШД. В соответствии с кодом адреса усилителем чтения (УЧ) устанавливается состояние триггера Т₂, соответствующее состоянию возбужденному ЭП дешифраторами DC_x и DC_y. В следующий момент времени информация с триггера Т₂ передается на ШД.

При хранении информации (CAS=RAS=1) коммутатор К отключает от ШД ОЗУ. На всех шинах А_x, А_y, устанавливаются потенциалы, обеспечивающие пассивный режим сохранения состояний ЭП.