Системный контроллер

Увеличивает нагрузочную способность МК

Позволяет записать во внутренний буферный регистр словосостояния процессора.

(Это из лекций)

	Cостояние МП	Обозначение управляющих сигналов
0 0 0	Подтверждения прерывания
0 0 1	Чтение из УВВ
0 1 0	Запись в УВВ
0 1 1	Останов	-
1 0 0	Выборка команды
1 0 1	Чтения из памяти
1 1 0	Запись в память
1 1 1	Пассивное

Сигнал AEN снимается с устройства 8289 (Арбитр шин) – разрешение доступа к шинам.

AEN=1 – по сигналу выходы всех сигналов команд переводятся в z-состояние (высокое сопротивление)

IOB=0 – режим системной шины

IOB=1 – режим шины ввода/вывода

AEN=1, IOB=1 – в z-состоянии только выводы сигналов чтения и записи

Снятие в z-состоянии происходит не позднее 115нс, после того как сигнал AEN переходит из 1 в 0.

CEN – сигнал управлния, который при 0 – все сигналы команд, а также DEN, PDEN переводит в неактивное состояние.

PDEN – режим управления периферией

MCE (master cascade enable) – используется при подключении Intel 8259.

Временная диаграмм СК совпадает с временной диаграмой максимального режима.

Intel 8287 – дает возможность подключить математический сопроцессор для работы с вещественными числами ±10^±4932. Он имеет свою систему команд, которые могут заменить несколько команд основного микропроцессора.

(Из шпор)

Буферный регистр запирается

Есть комбинационная схема, выраб-я

DBIN – прием

WR – выдача

HLDA – подтверждение захвата

к МП

Системный контроллер (СК) ВК28 состоит из 8-разрядного двунаправленного буфера шины данных (БШД) повышенной нагрузочной способности, буферного регистра для словосостояния процессора(БР), и комбинационной схемы(Логика). Двунаправленный БШД обеспечивает выход DB7-DB0 со стороны системной магистрали с током нагрузки до 10 мА и емкостью нагрузки до 100пФ, а так же изолирует шину данных МП D0-D7 от системной. Задержка, вносимая формирователем в шину данных, не превышает 40мс. Формирователь выполнен по схеме с 3-мя состояниями.

В состав контроллер входит регистр-защелка, который по стробу фиксирует словосостояние SW, выдаваемое МП в начале каждого машинного цикла, в зависимости от которого логическая схема контроллера формирует один из пяти инверсных управляющих стробов системной магистрали: MEMR, MEMW, I/OR, I/OW, INTA. Строб INTA обычно используется для выбора порта вектора прерывания, изолированогоот пространства, ввода/вывода. В МПС, где требуется только один вектор прерывания, устройство СК может автоматически в необходимый момент времени выдать команду RST7 на шину данных D7-D0 без каких-либо дополнительных логических схем. Для этого выход INTA следует соединить с источником питания +12В через резистор сопротивлением 1кОм. Трехстабильные выходные буферы шины данных и управляющих сигналов открываются асинхронно входным сигналом . При =1 буферы находятся в состоянии высокого входного сопротивления.

Формирование синхросерий, ГТИ

Микропроцессор ВМ86 представляет собой синхронную цифровую схему, все процессы в которой синхронизируются последовательностью тактовых импульсов. Для работы МП используется одна тактовая последовательность. В комплекте К1810 есть МС К1810ГФ84 - генератор тактовых импульсов /ГТИ/. Схема ГТИ представлена на рис. 3.1.

В качестве задающего генератора используется внутренний кварцевый генератор G, работающий с внешним кварцем, подключенным к входам Х1 и Х2. Вместо кварца возможно подключение параллельного LC-контура ко входу ТАNK через разделительный конденсатор.

Задающим может также служить внешний генератор импульсов, подключаемый на вход ЕFI. Вход F/C используется для выбора задающего генератора: F/C=0 соответствует внутреннему, а F/C=1 внешнему генератору. Тактовые импульсы подаются на выход CLK; их частота равна 5 МГц и образуется делением частоты задающего генератора на 3.

Вход CSYNC (тактовая синхронизация) используется в системах, где необходимы два или более ГТИ, работающие синхронно. Для синхронизации внешних устройств, работающих на пониженной частоте, ГТИ вырабатывает на выходе РСLK тактовые импульсы с частотой вдвое ниже, чем на выходе CLK. Кроме того, на выходе OSC можно проконтролировать синусоидальное напряжение задающего кварцевого генератора. ГТИ формирует также управляющие сигналы RESET (сброс), и REАDY (готов). Сигнал RESET длительностью 50 мкс осуществляет начальную установку МП. Этот сигнал формируется в ГТИ из внешнего сигнала RES с помощью триггера Шмитта, обеспечивающего крутой фронт сигнала, и триггера Т1, осуществляющего его временную привязку к тактовым импульсам.

RESET

RES D Q

Т1

C

X2 1 OSC

X1 G

TANK

&

F/C 1 CLK

1 f 1

& f/3

EFI

f PCLK

f/2

CSYNC 1

RDY1

&

AEN1 1 READY

1 D Q

RDY2 Т2

& C

AEN2 1

Рис. 3.1. Функциональная схема К1810ГФ84

После поступления сигнала RESET МП прекращает работу и остается в режиме ожидания до окончания этого сигнала. Затем начинается процесс инициализации МП, который длится 10 тактов и заключается в обнулении сегментных регистров DS, SS, и ES, регистра флагов F и указателя команд IP, а также в установке значения FFFFH в регистре программного сегмента CS.

Сигнал READY показывает МП готовность внешнего устройства, имеющего меньшее быстродействие, к обмену информацией с МП. В ГТИ сигнал READY формируется триггером синхронизации готовности, который по входам RDY1, AEN1 и RDY2, AEN2 управляется от двух внешних устройств системы. Входы RDY1 и RDY2 определяют готовность этих устройств, а на входы AEN1 и AEN2 подаются сигналы разрешения анализа соответствующих сигналов готовности.

Если быстродействие всех внешних устройств системы согласовано с быстродействием МП и отсутствует режим ожидания, то входы готовности подключаются к источнику питания, а входы разрешения заземляются. Сигнал READY в этом случае вырабатывается схемой синхронизации готовности под действием внутреннего сигнала синхронизации CLK и триггера Т2.

Формирование машинного цикла МП пояснено на рис. 3.4. Каждый цикл работы процессора занимает, по крайней мере, четыре такта ГТИ: Т1, T2, T3, и Т4. В течение Т1 на выводы МП выставляется адрес АД15-АД0.

За время Т2 МП готовится к передаче данных, которая осуществляется в течение Т3 и Т4. В случае разницы в быстродействии процессора и внешних устройств, когда ВУ не готово к обмену, МП переходит в режим ожидания готовности Тw между тактами Т3 и Т4.