3.5. Организация прямого доступа к памяти

Для непосредственного обмена информацией между памятью и УВВ используется режим прямого доступа к памяти (ПДП). Переход к режиму ПДП осуществляется подачей на вход HOLD МП сигнала захвата (в минимальном режиме). В ответ на сигнал захвата МП вырабатывает на выходе HLDA сигнал подтверждения захвата в середине последнего такта текущего цикла. Одновременно с выдачей сигнала HLDA микропроцессор переводит в третье состояние выходы (AD0- AD15) (А16- А19) и выводы управления, т.е. МП отключается от магистрали и представляет ее в пользование УВВ, запросившего ПДП.

Вход HOLD является асинхронным, поэтому сигнал на этом входе опрашивается по переднему фронту каждого тактового импульса. Как только УВВ снимает сигнал запроса ПДП, МП в следующем такте прекращает выдачу сигнала подтверждения захвата HLDA и возвращает себе управление магистралью.

В максимальном режиме выводы HOLD и HLDA изменяют свое назначение на RQ/GTO и RQ/GTI соответственно, т.е. получается два независимых канала на запрос ПДП. При подаче на один из входов RQ/GTO или RQ/GTI запроса ПДП от другого МП МПС с того же вывода, т.е. RQ/GTO или RQ/GTI, снимается сигнал подтверждения захвата. Управление магистралью принимает МП, который требовал ПДП. Этот МП по окончанию своих операций выдает сигнал опять на вывод RQ/GT, сообщая о том, что готов освободить магистраль. В следующем же такте первый МП возвращает себе управление магистралью. Обмен сигналами в максимальном режиме строго синхронизирован.

Если запрос ПДП поступает одновременно на оба входа, то приоритет имеет сигнал на входе RQ/GTO.

На рис. 3.11. показана структурная схема организации прямого доступа к памяти К580ИК57. С целью упрощения схемы МП не указан.

Структурная схема состоит из буферных регистров D1-D4 типа К580ИР82, шинных формирователей D5 - D6 типа К580ВА86, контроллера ПДП К580ИК57, логических схем И.

При отсутствии на входе МП сигнала HOLD функционирование схемы рис. 3.11 не отличается от работы схемы, показанной на рис. 3.5, так как с выхода АЕN (ЗПТ) К580ИК57 на входы ОЕ буферных регистров D1,D3 подается сигнал низкого уровня и сигналы адреса А0-А7 и А16-А19 подаются на ША. Буферный регистр D2 постоянно находится во включенном состоянии и сигналы адреса А8-А15 также подаются от МП на ША. Выходы буферного регистра D4 находятся в третьем состоянии, и он не мешает работе МП.

Запись управляющих слов, начального адреса области ПДП в К580ИК57 и опрос ее состояния производятся так же, как и в обычном режиме обмена данными с УВВ. Для реализации данного режима необходимо сформировать дополнительные сигналы чтения IOR (ЧТВВ) и записи IOW (ЗППВ). Эти сигналы формируются с помощью логических элементов И1-И2 с открытым коллектором в соответствии с табл. 3.6.

Таблица 3.6

			Назначение сигналов	Обозначение сигналов
0	1	1	Чтение из памяти	(ЧТЗУ)
1	0	1	Запись в память	WR (ЗПЗУ)
0	1	0	Чтение из УВВ	IOR (ЧТВВ)
1	0	0	Запись в УВВ	IOW (ЗПВВ)

В режиме ПДП контроллер вырабатывает сигналы IOR (ЧТВВ) и IOW (ЗПВВ) для управления УВВ, запросившего прямой доступ к памяти.

После того как УВВ сформирует сигнал запроса прямого доступа ЗПД, КПДП выдает сигнал захвата HOLD (ЗХВ), в ответ на который МП вырабатывает сигнал подтверждения захвата HLDA (ПЗХВ). КПДП на выходе AEN сформирует сигнал высокого уровня, который переведет выходы буферных регистров D1, D3 в третье состояние, а выходы буферного регистра D4 подключит к линиям А16-А19.

П ри формировании сигнала HLDA (ПЗХВ) в третье состояние также перейдут выходы управления M/IO, RD, WR и DEN, и так как к указанным выходам через резисторы подключен источник +5В, то на одноименных линиях установится высокий уровень. Поэтому после установки выхода DEN в третье состояние на входы ОЕ шинных формирователей

+ 5v

R R R R R

IOR

M /IO &1

&2 IOW

R D RD

W R WR

ИР82

B HE BHE

А 16-А19 D1 A16-A19

ALE

STB A6

ОЕ

ИР82

D4

1 OE

+ 5v STB

+ 5v ВА86

D T/R D5 - D6

T

D EN OE ШД D0-D15

A D0-AD15 A B

ALE ИР82

ША A8-A15

&3 D2

1 А7

STB

OE ИР82

&4 ША А1-А7

D3

A0 A0

ALE STB

OE

R

&5

H LDA

H OLD f &6

R

D0 - D7 AEN STB CS CLK A0 - A7 A0 RD WR IOW IOR

A8 - A15

К580 ИК57

ЗПДП от ВУ ППДП к ВУ

Рис. 3.11. Структурная схема организации ПДП

К580ВА86 будут поданы высокие уровни и выходы D0-D15 шинных формирователей перейдут в третье состояние.

Формирование котроллером адреса памяти производится в следующем порядке. Младшие разряды адреса А0-А7 снимаются непосредственно с выходов контроллера. Разряды адреса А8-А15, мультиплексированные с разрядами данных D0-D7, в момент появления строба адреса AD STB (СТ) запоминаются в буферном регистре 2 и выдаются на ША. Старшие разряды А16-А19 формируются с помощью буферного регистра 4 , на входы которого подается постоянный четырехразрядный двоичный код, значение которого должно быть заранее определено. На рис. 3.11 показан пример формирования значений разрядов А16-А19, равных единице.

Чтение (запись) из памяти производится побайтно, сначала по четным адресам (А0=0, ВНЕ=1), затем по нечетным (А0=1, ВНЕ=0). Формирование сигнала ВНЕ в режиме захвата производится инвертированием сигнала А0 с помощью элемента И5 с открытым коллектором.

Если необходимо в режиме ПДП произвести обмен данными между 8-разрядными УВВ и памятью, то следует использовать схему согласования, показанную на рис.3.12. В цикле формирования четного адреса работает нижняя схема шинного формирователя К580ВА86 и байт данных с УВВ поступает на младшую половину 16- разрядной ШД. В следующем цикле контроллер ПДП формирует нечетный адрес и следующий байт данных с УВВ поступает через верхнюю схему шинного формирователя на старшую половину ШД.

Когда в режиме ПДП необходимо вводить 16-разрядное слово по старшей и младшей половинам ШД одновременно, то в схему, показанную на рис.3.11, вводятся изменения, отмеченные пунктиром. Элемент И5 изымается, и вместо него ставится элемент И6 с открытым коллектором, выход которого подключается к разряду А0 и к линии ВНЕ. Этим достигается обеспечение условия (А0=0 и ВНЕ=0) обращения к обеим секциям памяти. Разряд А0 КПДП подключается к разряду А1 ША, разряд А7 КПДП - к разряду А1 ША, разряд А7 КПДП - к разряду А8 ША, а разряд А15 контроллера - к разряду А16 ША.