- •2. Сравнительная оценка базовых логических элементов
- •4. Типы корпусов микросхем
- •5. Условное графическое обозначение микросхем
- •6. Основы булевой алгебры
- •7. Аксиомы и законы булевой алгебры
- •8. Формы представления логических функций
- •12. Карты Карно для двух, трех, четырех и пяти переменных. Порядок минимизации функций с помощью карт Карно. Примеры минимизации
- •17. Комбинационные устройства: определение, методика проектирования
- •18. Шифраторы
- •19. Дешифратор
- •22, Преобразователи кодов
- •24, Мультиплексоры
- •25. Мультиплексорное дерево
- •27. Демультиплексоры
- •28. Сумматоры и полусумматоры
- •31. Многоразрядные двоичные сумматоры
- •33. Двоичные компараторы
- •35. Мажоритарный элемент
- •36. Программируемые логические матрицы
- •40. Реализация шифраторов, дешифраторов, мультиплексоров и демультиплексоров на плм
- •43. Последовательностные устройства: определение, основные типы устройств, методика проектирования
- •44. Триггеры
- •45. Классификация триггеров по функциональному назначению
- •46. Регистры
- •47. Регистры хранения
- •48. Регистры сдвига
- •49. Счетчики
- •50. Последовательные счетчики
- •51. Параллельные счетчики
- •52. Вычитающий и реверсивный счетчик
- •53. Декадный счетчик
- •64) Постоянные запоминающие устройства
- •65) Увеличение объема памяти запоминающих устройств
- •66) Назначение цап и ацп
- •67) Основные характеристики цап и ацп
- •68) Цап с матрицей взвешенных резисторов
- •69) Цап с матрицей r-2r
- •71) Области применения цап
- •72) Ацп времяимпульсного типа
- •73) Ацп с двойным интегрированием
- •74) Ацп параллельного преобразования (прямого преобразования)
- •75) Ацп последовательного счета (развертывающего типа)
- •76) Ацп следящего типа
- •77) Ацп последовательного приближения (поразрядного уравновешивания)
- •78) Области применения ацп
- •79) Схема выборки и хранения
- •85) Общая структура и принципы функционирования микропроцессорных систем
- •91. Способы адресации операндов. Особенности способов адресации.
- •92. Формат типовой команды микропроцессора. Одноадресные, двухадресные, и трехадресные команды. Классификация групп операций микропроцессора.
- •93. Команды пересылки. Команды арифметических и логических операций.
- •94. Команды сдвига. Команды сравнения и тестирования. Команды управления процессором.
- •95. Команды битовых операций. Операции управления программой.
- •96. Структурная схема, физический интерфейс и условное графическое обозначение однокристального микроконтроллера (мк) к1816ве48.
- •97) Структурная организация центрального процессора мк к1816ве48.
- •98) Организация памяти программ и данных мк к1816ве48.
- •99) Организация системы ввода-вывода мк к1816ве48.
- •100) Организация систем подсчета времени, прерываний и синхронизации мк к1816ве48.
- •101) Средства расширения памяти программ мк к1816ве48: интерфейс, схе-мы подключения, временные диаграммы.
- •102) Средства расширения памяти данных мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •103) Средства расширения ввода-вывода мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
17. Комбинационные устройства: определение, методика проектирования
Комбинационными называют функциональные узлы (блоки), логическое состояние выходов которых зависит только от комбинации логических сигналов на входах в данный момент времени.
Исходными данными (техническим заданием) для проектирования комбинационного узла являются его функциональное описание и требования к основным электрическим параметрам. Функциональное описание комбинационного узла обычно задается в виде таблицы истинности или алгебраического выражения. Процесс проектирования разбивается на несколько последовательно выполняемых этапов:
– выбор элементной базы и способа реализации;
– минимизация заданной логической функции;
– преобразование минимизированной логической функции и синтез логической схемы;
– синтез электрической схемы;
– анализ и оптимизация электрической схемы.
Выбор элементной базы (ТТЛ, ЭСЛ, КМОП или их модификаций) определяется требованиями, предъявляемыми к электрическим параметрам комбинационного узла: быстродействию, потребляемой мощности, помехоустойчивости и др.
Минимизация логической функции выполняется с помощью одного из методов минимизации, в частности, карт Карно.
Преобразование полученной МДНФ производится так, чтобы представить ее в виде комбинаций операций, выполняемых базовыми элементами, на которых будет реализовано проектируемое устройство. Такими базовыми элементами могут быть наборы И–НЕ; ИЛИ–НЕ; И, ИЛИ, НЕ (см. пример 2.2).
После преобразования МДНФ выполняется синтез логической схемы путем соответствующего соединения выбранных логических элементов, на входы которых подаются логические переменные или их инверсии.
Синтез электрической схемы комбинационного узла при элементной реализации осуществляется путем замены элементов в полученной логической схеме их схемотехническими эквивалентами из имеющейся у проектировщика библиотеки или каталога.
Анализ синтезированных схем выполняется с целью проверки соответствия их параметров требованиям технического задания и выбора наиболее удачного схемного варианта. На данном этапе определяются основные характеристики полученных схем (в первую очередь потребляемая мощность и задержка переключения), а также проверяется выполнение приведенных в техническом задании ограничений на такие параметры, как помехоустойчивость, коэффициент разветвления, рабочий диапазон температур и напряжений питания.
Если в проектируемой схеме можно изменить параметры компонентов (сопротивлений резисторов, ширину канала МДП-транзисторов), то следует произвести параметрическую оптимизацию схемы.
18. Шифраторы
Шифратор (называемый также кодером) осуществляет преобразование унитарного -разрядного кода (т.е. кода, все разряды которого, за исключением одного, равны нулю) в двоичный-разрядный код. В частности, шифратор может преобразовывать десятичные числа в двоичную систему счисления. Пусть в шифраторе имеетсявходов, последовательно пронумерованных десятичными числами (0, 1, 2, …,-1), ивыходов. Подача сигнала на один из входов приводит к появлению на выходах-разрядного двоичного числа, соответствующего номеру возбужденного входа. Шифраторы широко используются в разнообразных устройствах ввода информации в цифровые системы. Такие устройства могут снабжаться клавиатурой, каждая клавиша которой связана с определенным входом шифратора. При нажатии выбранной клавиши подается сигнал на соответствующий вход шифратора, и на его выходе возникает двоичное число, соответствующее выгравированному на клавише символу. На рис. 2.8 приведено символическое изображение шифратора, преобразующего десятичные числа 0, 1, 2, …, 9 в двоичное представление в коде 8421. Символ CD образован из букв, входящих в английское слово Coder. Слева показаны 10 входов, обозначенных десятичными цифрами 0, 1, 2, …, 9, справа – выходы шифратора; цифрами 1, 2, 4, 8 обозначены весовые коэффициенты двоичных разрядов, соответствующих отдельным выходам.
Рис. 2.8. Условное графическое изображение шифратора
Из приведенного в таблице 2.6 соответствия десятичного и двоичного кодов следует, что переменная на выходе равна логической 1, если это значение имеет одна из входных переменных,,,,. Следовательно,
Таблица 2.6
№ входа |
|
Выходной код 8421 | |||||||||||||
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 | |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 | |
2 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
0 | |
3 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 | |
4 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 | |
5 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 | |
6 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 | |
7 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 | |
8 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 | |
9 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
. (2.30)
Для остальных выходов ;. (2.31)
Этой системе логических выражений соответствует схема на рис. 2.9,а. На рис. 2.9, б изображена схема шифратора на элементах ИЛИ–НЕ. Шифратор построен в соответствии со следующими выражениями (при этом шифратор имеет инверсные выходы): ;(2.32)
При выполнении шифратора на элементах И–НЕ (рис. 2.9,в) следует пользоваться следующей системой логических выражений (в этом случае предусмотрена подача на входы инверсных значений):;;;. (2.33)
Рис. 2.9. Логические схемы шифратора