Контрольні запитання
1.Який механізм прогнозування напрямку переходів використано у процесорі Pentium?
2.Чи використовує процесор Pentium ідею суперскалярної обробки?
3. Доякого виду архітектури системи каналу відносяться архітектура SPARC?
4. Чиреалізує архітектура SPARC суперскалярної обробки?
5. Які основні властивості цілочисленного пристрою micro SPARC-2?
Який метод зменшення втрат, пов'язаних з командами умовного переходу, використано у процесорі PA 7100 компанії Newlett-Packard?
Чи є процесор PA 7100 компанії Newlett-Packard суперскалярним?
Рекомендована література
Корнеев В.В., Киселев А.В. Современние микропроцессоры. – М.»Налидон», 1998.
Лекція 13. Сучасні мікропроцесори (продовження )
План лекції
Процесор mc88110 компанії Motorola.
Особливості архітектури mips компанії mips Technology.
Особливості архітектури Alpha компанії dec.
Особливості архітектури power компанії ibm і power pc компанії Motorola, Apple і ibm.
Виклад лекції
1.Процесор MC88110 компанії Motorola
Процесор 88110 ставиться до розряду суперскалярних RISC-процесорів. Основні особливості цього процесора пов'язані з використанням принципів суперскалярної обробки, двох восьмипортових регістрових файлів, десяти незалежних виконавчих пристроїв, більших по обсязі внутрішніх кешей і широких магістралей даних.
На Рис. 8 представлено блок-схему процесора, що містить 1.3 мільйона вентилів. Центральною частиною цієї архітектури є шина операндів (у реалізації це шість 80-бітових шин), що з'єднує регістрові файли й виконавчі пристрої.
Процесор має 10 виконавчих пристроїв, які працюють одночасно й незалежно, і два регістрових файли. Файл регістрів загального призначення має 32-бітову організацію. Розширені регістри плаваючої крапки мають 80-бітову організацію. Ці регістрові файли постачені шістьома портами читання й двома портами запису кожний.
Зовнішня шина процесора має окремі лінії даних (64 біт) і адреси (32 біт), що дозволяє реалізувати швидкі групові операції перезавантаження внутрішньої кеш-пам'яті. Зовнішня шина має також спеціальні сигнали керування, що забезпечують апаратну підтримку когерентності кеш-пам'яті в мультипроцесорних конфігураціях.
У процесорі є дві двоканальні множинно-асоціативні кеш-пам'яті ємністю по 8 Кбайт (для команд і для даних). Вони мають фізичну адресацію. Всі операції по перезавантаженню кеш-пам'яті виконуються в режимі групового пересилання даних, при цьому першим пересилається необхідне слово. Когерентність кеша даних забезпечується апаратним протоколом спостереження за шиною із чотирма станами (MESI). Для збільшення продуктивності в кеш-пам'яті даних застосовується стратегія затриманого зворотного копіювання.
Рис.8. Блок-схема процесора MC 88110
Суперскалярна архітектура процесора базуються на реалізації можливості завершення команд не в порядку їхнього надходження для виконання, що дозволяє істотно збільшити продуктивність, однак приводить до проблем організації точного переривання. Ця проблема вирішується в процесорі 88110 за допомогою так званого буфера історії, що зберігає старі значення регістрів при виконанні й завершенні операцій не в запропонованому програмою порядку, і дозволяє апаратно відновити необхідний стан у випадку переривання.
У процесорі передбачено кілька способів прискорення обробки умовних переходів. Один з них, пророкування напрямку переходу, дозволяє компіляторові повідомити процесору кращий напрямок переходу. Для виконуваних переходів використовується буфер цільових адрес переходу ємністю 32 рядка, що дозволяє швидко вибрати дві команди по цільовій адресі переходу. Механізм пророкування напрямку переходів дозволяє одночасно виконувати ці команди й оцінювати умову переходу. Для передвіщеного напрямку переходу дозволене спекулятивне (умовне) виконання команд. Якщо напрямок переходу передвіщений невірно, вихідний стан процесора відновлюється за допомогою буфера історії. Виконання програми в цьому випадку буде продовжено з "правильної" команди.
У кожному такті процесор може видавати на виконання дві команди. У більшості випадків видача команд здійснюється в порядку, запропонованому програмою. Команди запису й умовних переходів можуть посилати на буферні станції резервування, з яких вони надалі будуть видані на виконання. Команди завантаження можуть накопичуватися в черзі. У такий спосіб ці команди не блокують видачу другої команди з пари. Велика кількість виконавчих пристроїв дозволяє здійснювати одночасну видачу двох команд у багатьох ситуаціях: 2 цілочислені команди, 2 команди із плаваючою крапкою, 2 графічні команди або будь-яка комбінація перерахованих команд.
У пристрої завантаження/запису реалізований буфер завантаження FIFO на чотири рядки й три станції резервування операцій запису, що дозволяє мати в кожний момент часу до 4 відкладених команд завантаження й до трьох команд запису. Виконання цих команд усередині пристрою може із для забезпечення більшої ефективності.
При побудові багатопроцесорної системи всі процесори й основна пам'ять розміщуються на одній платі. Для забезпечення гарної продуктивності системи кожний процесор у такій конфігурації забезпечується кеш-пам'яттю другого рівня ємністю 256 Кбайт. Протокол підтримки когерентного стану кеш-пам'яті (протокол спостереження) базується на методиці запису з анулюванням, що гарантує розміщення модифікованої копії рядка кеш-пам'яті тільки в одному з кешей системи. Протокол дозволяє декільком процесорам мати ту саму копію рядка кеш-пам'яті. При цьому, якщо один із процесорів виконує запис на згадку (загальний рядок кеш-пам'яті), інші процесори повідомляються про те, що їхні копії є недійсними й повинні бути анульовані.