7.5. Обзор интегральных схем сумматоров

Рассмотрим уравнения и структуры серийно выпускаемых ИС сумматоров. Функциональное

обозначение полного одноразрядного двоичного сумматора типа ИМ1 (`80), реализуемого в отечественных сериях 133, К155, КМ155, представлена на рис.7.9.

8& 1 SM a1

9a2

10	a3		S	6
11	a4
12	& 1		S	5
13	b1
	b2
			P	4
1
	b3
2	b4			14
			U
3	P	ИМ1	OV	7

Рис.7.9. Функциональное обозначение полного двоичного одноразрядного сумматора типа ИМ1 (133, 155)

Его отличительной чертой является развитая логика на входах разрядов a и b чисел А и В (см. рис.7.10).

+UИП

R

a1(b1)

&

a2(b2)

&

a (b)

a3(b3)

a4(b4)

Рис.7.10. Логическая структура входов a и b

Структура данной ИС реализуется по следующим уравнениям:

P = ab + ap + bp ;
S = abp + ( a + b + p )P ;
S = S = abp + ( a + b + p )P ;
a = a1a2a3a4 = a1a2 + a3 + a4 ;	(7.11)
b = b1b2b3b4 = b1b2 + b3 + b4 .	(7.12)

При использовании данной ИС между входами a3 и b3 и источником питания +5 В нужно включить резистор R, сопротивление которого определяется требуемыми динамическими параметрами (типичные значения 1 - 5,1 кОм). В дальнейшем на схемах, построенных на этой ИС, резистор опущен. Реализация

91

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

прямой суммы и инверсных суммы и переноса в данной ИС обусловлена двумя обстоятельствами: во- первых, задержки распространения логического элемента И-ИЛИ-НЕ меньше, чем у элемента И-ИЛИ, так как последний фактически реализуется по структуре И-ИЛИ-НЕ-НЕ, что позволяет строить параллельные

многоразрядные сумматоры с последовательным переносом с относительно небольшими задержками распространения в цепи выходного переноса; во-вторых, используется свойство самодвойственности функций S и P (см. раздел 7.4).

Наличие входов a1, a2 и b1, b2 позволяет маскировать нулём один разряд, любую группу разрядов или все разряды чисел A и B. Наличие входов a3 и b3 позволяет подключить к ним дополнительную логику, реализованную на элементах, выходы которых выполнены с открытым коллектором. Наличие входов a4 и b4 дает возможность преобразовывать прямые коды многоразрядных чисел A и B в обратный или дополнительный коды, а также строить схемы не только сумматоров, но и вычитателей.

В качестве примера на рис.7.11 показана схема, поясняющая принцип действия четырёхразрядного параллельного сумматора с последовательным переносом, в котором использованы ИС типа ИМ1 (133, 155). Разряд a0 числа A подан на объединенные входы a1 и a2, хотя в общем случае на вход a2 можно подать уровень «1» либо использовать его для маскирования. То же можно сказать о разряде b0 числа B. На входы a4 и b4 ИС младшего разряда необходимо подать уровень «1» (см. выражения (7.11) и (7.12)). Младший разряд суммы снимается с выхода S0 сумматора. Несмотря на то что перенос из младшего разряда поступает с инверсией, он подаётся непосредственно на вход переноса следующего разряда.

3		3
S		P
S	S	P
SM

1				1				P
1	2	3	4	1	2	3	4
& a a		a	a	& b b		b	b
«0»			3	«0»			3
			a				b

S2

S

S

P

SM

1				1				P
1	2	3	4	1	2	3	4
& a a		a	a	& b b		b	b
			»				»
2			«1	2			«1
a				b

S1

S

S

P

SM

1				1				P
1	2	3	4	1	2	3	4
& a a		a	a	& b b		b	b
«0»			1	«0»			1
			a				b

S0

S

S

P

SM

1				1				P
1	2	3	4	1	2	3	4
& a a		a	a	& b b		b	b
0			1»	0			1»	вх
a			«	b			«	P

Рис. 7.11 Четырёхразрядный параллельный сумматор с последовательным переносом, выполненный на ИС типа ИМ1

92

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Учитывая свойство самодвойственности, вторые разряды слагаемых a1 и b1 чисел A и B соответственно подадим на входы a4 и b4 ИС, причём на один или оба входа a1, a2 и b1, b2 необходимо подать уровень «0» (см. выражения (7.11) и (7.12)). Так как все три входа этой ИС имеют инверсные переменные, то реализуется

на выходе инверсия суммы. Однако если снимать её с выхода S одноразрядного сумматора, то получим прямое значение разряда S1 суммы. Кроме этого получится инверсия выходного переноса, но поскольку он снимается с инверсного переноса, то фактически реализуется прямой выходной перенос. Дальнейшие связи остальных разрядов осуществляются аналогично.

Функциональное обозначение двухразрядного двоичного сумматора типа ИМ2 (`82), реализуемого в отечественных сериях 133, К155, КМ155, представлена на рис.7.12.

2		a0	SM	S0		1
14		a1		S1		12
3						10
		b0		P
13		b1				4
				U
5		P	ИМ2	OV		11

Рис.7.12. Функциональное обозначение ИС типа ИМ2

Структура данной ИС реализуется по следующим уравнениям:

P0

=

a0b0 + a0 pвх + b0 pвх

(пользователю не доступен);

(7.13)

S0

= a0b0 pвх + (a0 + b0 + pвх )

(структура И-ИЛИ-НЕ-НЕ)

(7.14)

P0

P1 =

1

1 +

1

0 +

1

0 ;

(7.15)

a

b

a

P

b

P

S1 =

1

1

0 + (

1 +

1 +

0)P1 .

(7.16)

a

b

P

a

b

P

Выражения (7.15) и (7.16) записаны на основании свойства самодвойственности. Инверсия входных разрядов a1 и b1 осуществляется дополнительно встроенными в ИС инверторами.

Как видно из выражений (7.13) - (7.16), логическая структура этой ИС соответствует двум младшим разрядам схемы (см. рис.7.11), в которых отсутствует входная логика, реализующая выражения (7.11) и (7.12).

Быстродействие многоразрядных (n > 4) сумматоров с последовательным переносом, которые можно построить на рассмотренных выше ИС, ограничено задержкой его распространения, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно через все разряды сумматора.

Параллельный перенос в i-м разряде многоразрядного сумматора определяется как функция разрядов слагаемых i-го и всех предыдущих младших разрядов и входного переноса. Для реализации этого принципа в каждом двоичном разряде сумматора специально формируются два дополнительных сигнала: функция генерации переноса в данном i-м разряде Di и функция распространения переноса через данный i-й разряд Fi. Представим перенос из i-го разряда в виде

Pi = aibi + aipi-1 + bipi-1 = aibi + (ai + bi )pi-1 = Di + Fi pi-1,	(7.17)
где Di = aibi; Fi = ai + bi . Иногда функция Fi реализуется так: Fi = ai Å bi .	(Докажите справедливость

последнего выражения самостоятельно.) Смысл функций Di и Fi ясен из следующего числового примера: 11 1111 - переносы

А01101011

++

В00100101

S 10010000.

93

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Перенос, возникший в младшем разряде D0 = a0b0 = 1.1 = 1, распространяется до разряда с индексом i = 4, а перенос, возникший в разряде с индексом i = 5 D5 = a5b5 = 1.1 = 1, распространяется до разряда с индексом i = 7.

С учётом вышеизложенного запишем выражения, описывающие структуру четырёхразрядного параллельного сумматора с параллельным (fast-, быстрый) переносом. С учётом выражения (7.17) можно

записать

P0 = D0 + F0pвх,

(7.18)

где P0 - выходной перенос из разряда с индексом i = 0; pвх - входной перенос в разряд с индексом i = 0.

Аналогично

P1 = D1 + F1P0.

(7.19)

Подставив выражение (7.18) в (7.19), получим

P1 = D1 + F1D0 + F1F0pвх.

(7.20)

Выполнив аналогичные процедуры, запишем

P2	= D2	+ F2P1	= D2	+ F2D1	+ F2F1D0	+ F2F1F0pвх;	(7.21)
P3	= D3	+ F3P2	= D3	+ F3D2	+ F3F2D1	+	(7.22)

+F3F2F1D0 + F3F2F1F0pвх.

Ввыражениях (7.19) - (7.22) D1 = a1b1, D2 = a2b2, D3 = a3b3, F1 = a1 + + b1, F2 = a2 + b2, F3 = a3 + b3 .

Разряды суммы реализуются так:

S0	= a0 Å b0 Å pвх;	(7.23)
S1 = a1 Å b1 Å P0 ;		(7.24)
S2	= a2 Å b2 Å P1 ;	(7.25)
S3	= a3 Å b3 Å P2 .	(7.26)

По выражениям (7.18) - (7.26) выполнена ИС четырёхразрядного сумматора с параллельным переносом типа ИМ3, реализуемого в отечественных сериях 133, К155, КМ155. Функциональное обозначение данной ИС приведено на рис.7.13. Следует подчеркнуть, что реальная схемотехническая реализация ИС типа ИМ3 осуществляется по преобразованным выражениям (7.18) - (7.21). Так, уравнение (7.18) с учётом свойства самодвойственности и правила де-Моргана представляется в виде

P0 = a0 b0 + (a0 + b0 ) pвх = a0 + b0 + a0b0 pвх.

В настоящее время уравнения, аналогичные (7.18), (7.20) - (7.22), реализуют не только внутри структуры сумматора, но и в качестве самостоятельной ИС, причём выражение (7.22) заменяется двумя выражениями:

D0 = D3 + F3D2 + F3F2D1 + F3F2F1D0,

F0 =F3F2F1F0pвх,

где D0 - функция генерации выходного переноса из четырёхразрядной секции; F0 - функция распространения переноса через четырёхразрядную секцию.

Указанная реализация позволяет каскадировать эти схемы для наращивания разрядности. В качестве примера можно привести ИС типа ИП4 (133, 134, 155, 530, 531, 533, 555, 564, 1531, 1533). Аналогичную структуру имеют ИС типа ИП179 (100, 500, 1500) и ИК03 (585, 589). Такие ИС называют схемами

ускоренного переноса (СУП) и применяют совместно с секциями АЛУ и микропроцессоров для повышения быстродействия операционных блоков. Отметим также, что в реальных схемах СУП входные и выходные сигналы могут иметь в качестве активного уровня «0», такой же уровень должны иметь и схемы, которые они обслуживают (АЛУ, процессорные секции).

На рис.7.13 представлено функциональное обозначение четырёхразрядного параллельного

сумматора с последовательным переносом типа ИМ4, выпускавшегося в составе отечественной серии

94

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

134 (снятой с производства в начале 80-х годов XX века). Структура этой ИС полностью напоминает структуру, представленную на рис.7.11, в которой отсутствует входная логика, реализующая выражения (7.11) и (7.12). Инверсия входных разрядов с индексами i = 1 и 3 осуществляется дополнительно встроенными на кристалле инверторами.

10		a0	SM	S0		9
8		a1		S1		6
3		a2		S2		2
1		a3		S3		15
11
		b0
7		b1
4		b2		P		14
16		b3				5
				U
13		p	ИМИМ43	OV	12

Рис.7.13. Функциональное обозначение ИС типа ИМ3, ИМ4

На рис.7.14,а и б представлены соответственно логическая структура и функциональное обозначение

сдвоенного полного одноразрядного двоичного сумматора типа ИМ5 (`183), выпускаемого в отечественных сериях 533, К555.

	&	1
	&
	&		S
			1	a	SM	S	6
			3	b
			4				5
a	&			p		P
	1		13		SM		8
				a		S
			12	b		P	10
b
	1					U	14
			14
							7
	&	1		p ИМ5 OV
	&				б
p			P
	1
	&
	а

Рис.7.14. Структура (а) и функциональное обозначение (б) сдвоенного полного одноразрядного двоичного сумматора типа ИМ5 (183)

Как видно из рис.7.14,а, данная ИС выполнена по выражениям

P = ab + a p + b pвх ;

S = ab pвх + abpвх + abpвх + ab pвх ,

95

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

при реализации которых используется свойство самодвойственности. Такая структура, даже при наличии инверторов, обеспечивает минимальные задержки распространения сигналов. Данная ИС широко используется при построении быстродействующих суммирующих схем на основе дерева Уоллеса.

На рис.7.15 представлено функциональное обозначение параллельного четырёхразрядного двоичного сумматора с параллельным переносом типа ИМ6 (`283), выпускаемого в составе серий 533, К555, КМ555,

КР1531. Эта ИС электрически и функционально полностью идентична ИС ИМ3, отличаются они только цоколёвкой выводов.

5		a0	SM	S0		4
3		a1		S1		1
14		a2		S2		13
12		a3		S3		10
6
		b0
2		b1
15		b2		P		9
11		b3				16
				U
7		p			8
			ИМ6	OV

Рис.7.15. Функциональное обозначение параллельного четырёхразрядного двоичного сумматора с параллельным переносом типа ИМ6 (’283)

На рис.7.16 представлено функциональное обозначение счетверённого одноразрядного последовательного сумматора/вычитателя типа ИМ7 (`385), выпускаемого в составе серий 533, К555, с

общими цепями асинхронного обнуления и синхронной записью (положительным перепадом 01) суммы (результата) и переноса в триггеры хранения.

11		R
1		C
3		S/	SM	S		2
5		A
		a
4		b
8		S/	SM	S	9
6		A
		a
7		b
13		S/	SM	S		12
15		A
		a
14		b
18		S/	SM	S		19
16		A				20
		a		U
17		b	ИМ7	OV		10

Рис.7.16. Функциональное обозначение счетверённого одноразрядного последовательного сумматора/вычитателя типа ИМ7 (385)

96

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Каждая из четырёх секций ИС выполняет сложение/вычитание двух чисел, представленных в дополнительном коде. Числа подаются на входы последовательно младшими разрядами вперед. Результат

также получается в дополнительном коде и выдается на выходе последовательно младшими разрядами

вперед. Четыре независимые секции работают под управлением собственного сигнала S / A

(Subtractor / Adder ). Если установлено S / A = 1, то выполняется микрооперация А минус В, когда S / A = 0, то А плюс В.

Фактически микрооперация А минус В выполняется как А плюс дополнительный код (−В). Дополнительный код реализуется как инверсия всех разрядов числа В плюс 1 в младший разряд. Именно поэтому 0-е значение асинхронного входа сброса R устанавливает триггер суммы в нуль, а триггер переноса либо в 1 (в режиме вычитания), либо в 0 (в режиме суммирования). Положительный перепад синхросигнала C управляет триггерами суммы и переноса в соответствии с таблицей функционирования.

В режиме суммирования структура реализует выражения

S = a Å b Å p , P = ab + a p + b p .(7.27)

Реально она выполнена с использованием преобразованного выражения (7.27):

S= a Å p Å b .

Врежиме вычитания структура реализует выражения

S= a Å p Å b ,

P = ab + a p + b p .

Инвертирование разрядов числа В в данном режиме осуществляется элементом m2 под управлением

сигнала S / A . Напомним, что в режиме вычитания в первом такте триггер переноса установлен в 1. Логическая структура одной секции ИС типа ИМ7 приведена на рис.7.17. Основное назначение данной

ИС - построение сумматоров и вычитателей для чисел, представленных последовательными кодами. Она чрезвычайно удобна также для совместного использования с последовательно-параллельным умножителем дополнительных кодов типа 533ИП9 (`384).

						К другим
C		1				секциям
a		1	m2	m2	D	TT	S
b		1	m2		C
					R
S/A
		1		& 1
				&	D	TT
					C
				&	S		P
					R
				&
				&
	R						К другим
		1	1				секциям
			Рис.7.17. Логическая структура одной секции ИС типа ИМ7

97

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com