xвх			=1
m				a2		4	MS	y
				a1				D0
						2		D1			xвх
				a0				D2
						1		D3
								D4
								D5			xвх
								D6
						V		D7

Рис.4.10. Селектор «из 1 в 4-е» с парафазной передачей данных

Рассматриваемая схема позволяет обрабатывать не только цифровые, но и аналоговые сигналы в широком диапазоне Uип (от 3 до 15 В), причём напряжения питания и сигналы могут быть знакопеременными (например, при Uип = 15 В в диапазонах от 0 до +15 В; от −7,5 до +7,5 В; от −15 до 0 В [10]. Схемы с аналогичной структурой могут быть получены и с использованием дискретных двунаправленных ключей (серии 561, 564, 590 и др.) и дешифраторов, осуществляющих управление этими ключами.

В связи с тем, что мультиплексоры являются самыми распространенными коммутирующими узлами цифровых устройств, они имеют очень широкую номенклатуру различных модификаций, реализованных на рассмотренных выше базовых структурах.

Ограниченный объём учебного пособия не позволяет подробно рассмотреть все эти структуры, поэтому рекомендуется воспользоваться другими источникам, например [8, 11]. В работе [12] приводятся сведения о структуре и применении программируемого мультиплексора.

Мультиплексоры в качестве многофункциональных узлов позволяют реализовать самые различные варианты схем как сами по себе, так и в совокупности с другими комбинационными узлами.

4.2. Мультиплексор как многофункциональный узел

Все цифровые комбинационные узлы являются многофункциональными, т.е. они могут выполнять такие функции, которые специально для них не предусмотрены. В ряде случаев эти узлы обеспечивают некоторые схемные преимущества перед специализированными узлами, предназначенными для реализации этих функций. Мультиплексор является наиболее характерным многофункциональным узлом.

4.2.1. Использование мультиплексора по прямомуназначению

Использование мультиплексоров по прямому назначению см. в разделе 4.1. В качестве примеров можно привести мультиплексирование многоразрядного адреса микросхем памяти, мультиплексное управление многоразрядными многоэлементными индикаторами [13], последовательный опрос многих переменных, датчиков и других однобитовых источников информации, временное уплотнение аналоговых сигналов в телефонии, мультиплексирование выходных данных тестопригодных БИС, построение многоканальных коммутаторов, осциллографов и т.д.

4.2.2. Реализация произвольных функций алгебры логики на мультиплексорах

Пусть требуется реализовать ФАЛ, зависящую от двух переменных и представленную таблицей истинности (табл.4.2).

40

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Таблица 4.2

Таблица истинности ФАЛ, зависящей от двух переменных

Номер	x1	x0	y
набора
0	0	0	1
1	0	1	0
2	1	0	0
3	1	1	1

Запишем обобщённую форму СДНФ для этой функции и одновременно уравнение для MS 4→1:

yФАЛ = x1x0 ×1+ x1x0 × 0 + x1x0 × 0 + x1x0 ×1;	(4.6)
yMS = a1a0 × D0 + a1a0 × D1 + a1a0 × D2 + a1a0 × D3 .	(4.7)

Очевидно полное совпадение выражений (4.6) и (4.7), из которых следует, что если логические переменные x1 и x0 подать на соответствующие адресные входы а1 и а0 MS 4→1, то на его информационные входы D0, D1, D2 и D3 нужно подать соответственно 1, 0, 0 и 1 (рис.4.11).

1		D0	MS
0
		D1
0
		D2			y
1				y
		D3
x1
		a1
x0
		a0

Рис.4.11. Реализация ФАЛ, зависящей от двух переменных, на мультиплексоре MS 4→1

В общем случае можно сформулировать следующее правило: если количество логических переменных n, от которых зависит реализуемая ФАЛ, совпадает с разрядностью адресной части мультиплексора, то эти переменные подаются на адресные входы мультиплексора (старшая переменная - на старший адресный вход), а на информационные входы мультиплексора MS 2n →1 - константы 0 и 1 в соответствии с таблицей истинности реализуемой ФАЛ.

Попробуем реализовать теперь ФАЛ, зависящую от трёх переменных (табл.4.3), на том же MS 4→1. Запишем минимальную дизъюнктивную нормальную форму (МДНФ) для этой ФАЛ,

воспользовавшись картой Карно, представленной на рис.4.12.

y			x1
x2
		1		1	0	1
		0		0	1	0

x0

Рис.4.12. Рабочая карта Карно для ФАЛ, зависящей от трёх переменных

41

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Таблица 4.3

Таблица истинности ФАЛ, зависящей от трёх переменных

	Номер	x2	x1	x0	y
	набора
	0	0	0	0	1
	1	0	0	1	1
	2	0	1	0	0
	3	0	1	1	0
	4	1	0	0	1
	5	1	0	1	0
	6	1	1	0	1
	7	1	1	1	1

y = x2 x1x0 + x2x0 + x2 x1 . (4.8)

Преобразуем выражение (4.8) к виду, аналогичному выражению (4.6):

y = x2 x1 × x0 + x2x1 × 0 + x2x1 × x0 + x2 x1 ×1 , (4.9)

где произведение x2x1 ×0 введено, чтобы в выражении (4.9) были представлены все четыре конституенты

единицы двух переменных x2 и x1. Сравнивая выражения (4.9) и (4.7), опять видим их полное соответствие. Отсюда делаем вывод, что две логические переменные x2 и x1 нужно подать соответственно на адресные входы а1 и а0 MS 4→1, а информационные входы D0, D1, D2 и D3 для произвольной ФАЛ, зависящей от трёх переменных, в общем случае являются функциями от третьей переменной x0. Такими функциями являются

0, 1, x0 и x0 . Реализация данной ФАЛ представлена на рис.4.13.

x0								D0	MS
				0
								D1
			1
								D2		y	y
				1
								D3
					x2
								a1
					x1
								a0

Рис.4.13. Реализация ФАЛ, зависящей от трёх переменных, на мультиплексоре MS 4→1

Тот же результат проще получить, если в табл.4.3 выделить четыре группы по две строки в каждой и отделить переменную x0 от x2 и x1 (табл.4.4, жирные линии).

42

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Таблица 4.4

Таблица истинности ФАЛ, зависящей от трёх переменных с выделенными группами

	Номер	x2	x1	x0	y
	набора
	0	0	0	0	1
	1	0	0	1	1
	2	0	1	0	0
	3	0	1	1	0
	4	1	0	0	1
	5	1	0	1	0
	6	1	1	0	1
	7	1	1	1	1

Из табл.4.4 видно, что переменные x2 и x1 образуют четыре набора, на каждом из которых функция y зависит только от одной переменной x0, причём значения y = f(x0) легко выявляются из этой таблицы.

Для общего случая можно сформулировать следующее правило: если количество логических переменных n, от которых зависит реализуемая ФАЛ, на единицу больше разрядности адресной части мульти-плексора, то данную ФАЛ можно реализовать на мультиплексоре MS 2n−>1 и одном инверторе.

При распространении данного метода на реализацию ФАЛ, зависящей от четырёх переменных, на том же MS 4→1, очевидно, что если две старшие переменные x3 и x2 подать соответственно на адресные входы а1 и а0, то информационные входы будут функциями двух младших переменных x1 и x0. Всего таких функций

16, из них шесть - вырожденные (0, 1, x1, x0, x1 , x0 ), а 10 функций зависят от двух переменных, причём для

реализации последних требуются восемь различных логических элементов (И, И-НЕ, ИЛИ, ИЛИ-НЕ, ab - элемент запрета, a + b - элемент, реализующий функцию импликации, ab + ab - элемент равнозначности и

ab + ab - элемент, реализующий сумму по модулю два [2].

Итак, данная реализация потребует кроме мультиплексора, в худшем случае, восемь различных логических элементов, поэтому её, как правило, не рекомендуется использовать на практике.

В некоторых частных случаях ФАЛ, зависящую от четырёх переменных, можно реализовать с использованием только одного мульти-плексора MS 4→1 без каких-либо логических элементов. Рассмотрим эти случаи. Пусть требуется реализовать ФАЛ, представленную картой Карно (рис.4.14).

y x1

1 1 0 0

x3

1

1

1

0

x2

0 1 1 0

0 1 0 0

x0

Рис.4.14. Рабочая карта Карно для ФАЛ, зависящей от четырёх переменных

43

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Если две старшие переменные x3 и x2 подать на адресные входы а1 и а0 мультиплексора MS 4→1, то
информационные входы D0, D1, D2 и D3 можно представить четырьмя картами Карно для двух переменных
x1 и x0 (рис.4.15).
	D2	x1
	1	1	0	0
	D3		x0
		x1
	1	1	1	0
	D1		x0
		x1
	0	1	1	0
	D0		x0
		x1
	0	1	0	0
			x0
Рис.4.15. Рабочие карты Карно для информационных входов мультиплексора MS 4→1
Эти карты являются в данном случае строками карты Карно, представленной на рис.4.14. Из рис.4.15
следует D0 = x1x0, D1 = x0, D2 = x1 + x0 и D3 = x1. Соответствующая реализация представлена на рис.4.16.
x1	&
x0			D0	MS
			D1	y	y
	1
			D2
			D3
x3			a1
x2
			a0
Рис.4.16. Реализация ФАЛ, зависящей от четырёх переменных, на мультиплексоре MS 4→1

Подадим теперь на адресные входы а1 и а0 соответственно переменные x1 и x0, тогда информационные входы D0, D1, D2 и D3 можно представить четырьмя картами Карно для двух переменных x3 и x2 (рис.4.17), причём эти карты являются в данном случае столбцами карты Карно, представленной на рис.4.14.

Из рис.4.17 следует D0 = 0, D1 = x2, D2 = 1 и D3 = x3.

44

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

D2					D3					D1						D0
x3		1			x3		1						0			x3			0
										x3
		1					1						1						0
				x2						x2					x2							x2
		0					1						1						0
		0					1						0						0

Рис.4.17. Второй вариант рабочих карт Карно для информационных входов мультиплексора MS 4→1

Соответствующая реализация представлена на рис.4.18.

0		D0	MS
x2
		D1
x3
		D2
1				y	y
		D3
x1
		a1
x0
		a0
Рис. 4.18. Второй вариант реализации ФАЛ, зависящей от четырёх переменных, на мультиплексоре MS 4→1

Сравнивая рис.4.16 и рис.4.18, можно сделать очевидный вывод о предпочтительности реализации, представленной на рис.4.18, так как здесь не требуется никаких логических элементов.

Поиск рациональной структуры по данной методике в общем случае потребует анализа шести вариантов подачи двух различных переменных из четырёх на адресные входы MS 4→1 (здесь шесть - это число различных сочетаний из четырёх переменных по две). Проще рациональную структуру выявить, выполняя следующие процедуры:

• записать реализуемую ФАЛ в МДНФ. В нашем случае из рис.4.14 следует:

y = x3x1 + x1x0 + x2x0 ; (4.10)

•определить две переменные, наиболее часто встречающиеся в различных простых импликантах

выражения (4.10). В нашем случае это переменные x1 и x0, так как они встречаются по два раза, а переменные x3 и x2 только один раз. Именно переменные x1 и x0 необходимо подать на соответствующие адресные входы а1 и а0 MS 4→1;

•используя правило развертывания, законы дополнительности, одинарных элементов, поглощения и распределительный закон первого рода [4], можно преобразовать МДНФ к виду, когда в выражении для реализуемой ФАЛ присутствуют все четыре конституенты единицы двух переменных, выявленных на предыдущей процедуре. В рассматриваемом случае имеем

y = x3x1 + x1x0 + x2 x0 = x3x1 ×1+ x1x0 + x2 ×1× x0 =

= x3x1(

+ x0 ) + x1x0 + x2 (

+ x1)x0 =

x0

x1

(4.11)

= x3x1 x0 + x3x1x0 + x1x0 + x2 x1x0 + x2x1x0 =

= x2

x1

x0 + x3x1

x0

+ x1x0 (1+ x3 + x2 ) = x2

x1

x0 + x3x1

x0

+ x1x0.

Представим теперь выражение (4.11) в виде, аналогичном выражению (4.6):

y =

× 0 +

x0 × x2 + x1

× x3 + x1x0 ×1.

(4.12)

x1

x0

x1

x0

45

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Сравнивая выражения (4.12) и (4.7), выявляем, что D0 = 0, D1 = x2, D2 = x3 и D3 = 1 (см. рис.4.18). Эту методику можно распространить и на реализацию систем двух или четырёх ФАЛ с использованием двух- или четырёхразрядных мультиплексоров, имеющих общую адресную часть. Рациональный выбор переменных, подаваемых на адресные входы мультиплексоров, определяются подсчётом общего числа аждой переменной, входящей в две или четыре функции. В качестве адресных выбираются те переменные, которые встречаются наибольшее число раз во всех простых импликантах всех реализуемых ФАЛ.

Если использовать стробируемые MS 2n→1, имеющие три состояния выхода, то любую ФАЛ, зависящую от n + 2 переменных, легко реализовать на двух стробируемых мультиплексорах и двух инверторах. Один из инверторов используется в цепи стробирования одного из мультиплексоров, а другой на их информационных входах. Рассмотрим пример. Пусть требуется реализовать ФАЛ, представленную картой Карно на рис.4.19, на стробируемых мультиплексорах MS 4→1, имеющих три состояния выхода и активный уровень 0 на их стробирующих входах.

Представим карту Карно на рис.4.19

y x1

x3		1	0	1	0
		0	1	1	1		x2
		0	1	1	0
		1	1	0	0

x0

Рис.4.19. Карта Карно для ФАЛ,

зависящей от четырёх переменных

в виде двух карт Карно, зависящих от трёх младших переменных (рис.4.20). Подавая переменную x3 непосредственно на стробирующий вход одного из мультиплексоров MS 4→1, реализуется функция y1, представленная картой Карно, показанной на рис.4.20,а, и через дополнительный внешний инвертор на вход другого реализуется функция y2, представленная картой Карно, показанной на рис.4.20,б.

y			x1					y			x1
x2								x2
		0		1		1	0			1		0		1	0
		1		1		0	0			0		1		1	1
					x0								x0
					а								б

Рис.4.20. Представление ФАЛ двумя картами Карно при x3 = 0 (а) и x3 = 1 (б)

Очевидно, что y = y1 + y2, причём логическая операция ИЛИ реализуется здесь как монтажная операция соединением в единую цепь выходов этих двух мультиплексоров. Подавая переменные x2 и x1 на соответствующие адресные входы а1 и а0, а переменную x0 непосредственно или через второй дополнительный внешний инвертор вместе с константами 0 и 1 на информационные входы мультиплексоров, получаем окончательную реализацию ФАЛ (рис.4.21).

Отметим, что функции y1 и y2 можно реализовать по рациональным структурам, способы получения которых описаны выше, так как на адресные входы двух мультиплексоров не обязательно подавать одни и те же переменные.

Реализацию одной ФАЛ на мультиплексоре можно рассматривать как одноразрядное ПЗУ, а систем n ФАЛ, зависящих от одних и тех же переменных, как n-разрядное ПЗУ.

46

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

0			D0	MS
1
			D1
x0			D2	y	y1	y
			D3
			a1
			a0
x3			V
x2
x1
1			D0	MS
x0
			D1
	1		D2	y	y2
			D3
			a1
			a0
		1	V
	Рис.4.21. Реализация ФАЛ на двух стробируемых
		мультиплексорах MS 4→1

4.2.3. Мультиплексор в режиме сдвигателя

Сдвигателем называется цифровой комбинационный узел, предназначенный для сдвига n-разрядного слова на любое число разрядов в диапазоне от 0 до m «за один такт». Фразу в кавычках надо понимать так: смена однопозиционного управляющего сигнала вызывает немедленное (через время, определяемое задержками распространения сигналов через логические элементы) выполнение требуемой микрооперации. Рассмотрим уравнения для сдвигателя с параметрами n = 4, m = 3 (разрядность входного слова X n = 4, разрядность выходного слова Y n + m = 7, сдвиг может быть реализован на 0, 1, 2 и максимум на три разряда):

y0 = S0x0,
y1 = S0x1 + S1x0,
y2 = S0x2 + S1x1 + S2x0,
y3	= S0x3 + S1x2 + S2x1 + S3x0,		(4.13)
y4 =		S1x3 + S2x2 + S3x1,
y5 =		S2x3 + S3x2,
y6	=	S3x3,

где S0 - однопозиционный управляющий сигнал, при активном значении «1» которого и S1 = S2 = S3 = 0 обеспечивается передача входного слова на выход без сдвига, при S1 = 1 и S0 = S2 = S3 = 0 осуществляется сдвиг входного слова на один разряд и т.д.

Для реализации уравнений (4.13) требуются двухвходовые элементы И и элементы ИЛИ на 2, 3 и 4 входа.

Так как в данном случае выполняется четыре микрооперации (m = 0, 1, 2 или 3), то наиболее просто реализовать такой сдвигатель на семи одноразрядных MS 4→1, используя их адресные входы как управляющий код числа m (табл.4.5).

47

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Таблица 4.5

Кодирование микроопераций сдвигателя

Номер	a1	a0	m
набора
0	0	0	0
1	0	1	1
2	1	0	2
3	1	1	3

Схема такого сдвигателя приведена на рис.4.22.

x3 x2 x1 x0		MS
	D0
	D1
	D2	y	y0
	D3
	a1
	a0
	D0	MS
	D1
	D2	y	y1
	D3
	a1
	a0
	D0	MS
	D1
	D2	y	y2
	D3
	a1
	a0
	D0	MS
	D1
	D2	y	y3
	D3
	a1
	a0
	D0	MS
	D1
	D2	y	y4
	D3
	a1
	a0
	D0	MS
	D1
	D2	y	y5
	D3
	a1
	a0
	D0	MS
	D1
	D2	y	y6
	D3
Код m	a1
	a0

Рис.4.22. Реализация сдвигателя на семи мультиплексорах MS 4→1

48

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

На свободные входы мультиплексоров подаются сигналы, характер которых определяется конкретным алгоритмом, реализуемым операционным узлом (логический, арифметический, циклический сдвиг и т.п.)

4.2.4. Использование мультиплексора в качестве преобразователя параллельного кода в последовательный

Схема преобразователя параллельного кода в последовательный приведена на рис.4.23.

RG

Q0

D0

MS

Q1

D1

Q2

D2

y

Q3

D3

y

a1

CT

Q1

+1

a0

–1

Q0

Рис.4.23. Структура преобразователя параллельного двоичного кода

впоследовательный

Вэтой схеме четырёхразрядный параллельный код с выходов регистра подаётся на информационные входы MS 4→1, адресные входы которого подключены к выходам двухразрядного счётчика. Если счётчик изменяет свои состояния от тактовых импульсов в последовательности 0, 1, 2, 3, то на выходе мультиплексора появляются разряды слова, начиная с младшего. Если счётчик изменяет свои состояния как 3, 2, 1, 0, то на выходе мультиплексора последовательно появляются разряды слова, начиная со старшего. Варианты схем, использующих эту структуру, чрезвычайно разнообразны.

4.2.5.Мультиплексор в составе многоканального селектора

Многоканальным селектором называется цифровой комбинационный узел, имеющий n входов и m выходов, с возможностью передачи данных с любого входа в любой выход при использовании между входами и выходами минимального числа линий связи. Рассмотрим конкретную схему для случая n = m = 8. Общая идея такова: из восьми входов передадим данные в одну линию с помощью мультиплексора, а затем из этой линии передадим данные на восемь выходов с помощью однобитового селектора. Схема приведена на рис.4.24, где src (source) - источник; dst (destination) - приёмник; А - адрес источника; В - адрес приёмника.

В качестве однобитового селектора используется двоично-десятичный дешифратор с активным нулём на выходах. При А = В реализуется алгоритм передачи данных scri→dsti, а при А ≠ В - алгоритм scri→dstj, i = 0 - 7, j = 0 - 7.

49

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

src
				D0	MS
0
1				D1
2				D2
3				D3
4				D0	y
5				D1

6D2

7D3

	a2
A	a1	2/10	y	dst
	a0		0	0
		DC
			1	1
	8		2	2
	4		3	3
B	2		4	4
	1		5	5
			6	6
			7	7
			8
			9

Рис.4.24. Структура многоканального селектора

4.2.6. Мультиплексор в составе компаратора двух чисел

Компаратор вырабатывает осведомительный сигнал А = В (А ≠ В). Если в распоряжении разработчика нет специализированного компаратора, то его можно реализовать, используя совместно дешифратор и мультиплексор. Определение, структура и применение специализированного компаратора будут рассмотрены в главе 5. На рис.4.25 приведена схема компаратора, сравнивающего два трёхразрядных числа. В ней используются дешифратор «1 из 8-ми» с активной единицей выхода и мультиплексор MS 8→1 с прямым выходом.

DC

y

D0

MS

0

1

D1

4

2

D2

A

2

3

D3

1

4

D0

y

Fa=b

5

D1

6

D2

7

D3

a2

B

a1

a0

Рис.4.25. Цифровой компаратор двух чисел на равенство (неравенство)

При А = В активная единица с выхода дешифратора передается на выход мультиплексора и, следовательно, Fa=b = 1. При А ≠ В на выход будет передаваться сигнал 0 (Fa=b = 0). Рекомендуется

50

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

самостоятельно реализовать компаратор двух двухразрядных чисел, используя один MS 8→1 и один инвертор (см. раздел 4.2.2).

4.2.7. Мультиплексор в составе контроллера состояния сложного объекта

Постановка задачи: пусть сложный цифровой блок разбит на восемь функционально законченных узлов (источник вторичного питания, операционный блок, память, система синхронизации, устройство управления и т.д.). Каждый из этих узлов снабжен встроенной системой контроля его работоспособности. Если узел работоспособен, то система контроля выставляет осведомительный сигнал 1, если неработоспособен - 0. Требуется быстро определить неработоспособный узел и заменить его на исправный. Схема контроллера, выполняющего поставленную задачу, приведена на рис.4.26, где G - генератор тактовых импульсов; СТ - трёхразрядный суммирующий счётчик; DC - дешифратор «1 из 8-ми»; в качестве дисплея используется один семисегментный индикатор.

D0

MS

0

1

D1

2

D2

3

D3

4

D0

y

5

D1

6

D2

7

D3

CT

a2

&

+1

a1

G

n=3

a0

DC

Рис.4.26. Контроллер состояния сложного объекта

Если все функциональные узлы 0 - 7 работоспособны, то, независимо от адреса мультиплексора, y = 1, вентиль И будет открыт, счётчик циклически изменяет свои состояния, дешифратор дешифрирует эти состояния и при частоте генератора более 200 Гц на индикаторе будет светиться «с половинной яркостью» символ 8, который указывает на полную работоспособность цифрового блока. Пусть в какой-то момент времени узел с номером 6 обнаружил, что он неработоспособен, и на нем выставляется осведомительный сигнал 0. Как только счётчик примет состояние 6, на выходе мультиплексора появляется сигнал 0, запирающий вентиль И, и счётчик остается в состоянии 6, которое высвечивается на семисегментном индикаторе. После замены узла 6 на работоспособный контроллер снова показывает на индикаторе символ

8.

4.2.8. Мультиплексор MS 2→1 в качестве тактируемого потенциалом D-триггера

Уравнение MS 2→1 имеет вид
y = a0D0 + a0D1 .	(4.14)

Характеристическое уравнение тактируемого потенциалом D-триггера с активной единицей на

тактовом входе имеет вид

51

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Qt +1 =	Ct +1			Qt + Ct +1Dt ,	(4.15)
и с активным нулём на тактовом входе:
Qt +1 =			Dt + Ct +1Qt ,
		Ct +1			(4.16)

где индекс t соответствует текущему состоянию сигналов (до переключения), а t+1 - следующему состоянию (после переключения). Полагая в уравнении (4.14) y = Qt+1, D0 = Qt, D1 = Dt и a0 = Ct+1, получаем

выражение Qt+1 = Ct +1Qt + Ct +1Dt , полностью совпадающее с уравнением (4.15).

Полагая в уравнении (4.14) y = Qt+1, D0 = Dt, D1 = Qt и a0 = Ct+1, получаем выражение

Qt+1 = Ct +1Qt + Ct +1Dt ,

полностью совпадающее с уравнением (4.16). Итак, на одном и том же MS 2→1 можно получить схему потенциально управляемого D-триггера с активными нулём или единицей на тактовом входе. Схема MS 2→1 и соответствующие D-триггеры приведены на рис.4.27.

D0

&

1

y

&

1

D1

&

Q

a0

D

&

C

а

б

D

& 1

Q

&

C

в

Рис. 4.27. Реализация триггера-защёлки на мультиплексоре MS2−>1: а - структура мультиплексора MS2−>1; б - триггер

сактивным С = 1; в - триггер с активным С = 0

4.2.9.Мультиплексор MS 2→1 в качестве сдвигового регистра

Полученные выше D-триггеры являются прозрачными. Этот термин говорит о том, что при активном сигнале на тактовом входе изменения данных на D-входе немедленно передаются на выход. Известно, что на прозрачных D-триггерах с одним и тем же активным сигналом на тактовых входах нельзя построить сдвиговый регистр. Однако, чередуя триггеры с различными активными сигналами на тактовых входах, его можно построить, причём сдвиг данных в нем будет осуществляться как фронтом (переходом 01), так и спадом (переходом 10) на тактовом входе [14]. Хорошим примером может служить схема регистра (рис.4.28,а), построенная на интегральной схеме счетверённого мультиплексора типа КР1533КП16 (SN74ALS157A), где DR (data right) - данные справа - последовательный вход в младший разряд при сдвиге в сторону старших разрядов. На рис.4.28,б приведена временная диаграмма работы данного сдвигового регистра. На рис.4.28,а С = 0 - активный уровень для разрядов Q0 и Q2, С = 1 - активный уровень для разрядов Q1 и Q3. Так как отдельно взятые триггеры прозрачные, необходимо помнить, во-первых, обнуление регистра надо осуществлять при С = 1, в противном случае - при С = 0 после снятия сигнала «сброс» (активная единица) разряд Q0 немедленно примет значение сигнала DR и, во-вторых, данные на последовательном входе DR надо менять при С = 0 (неактивном сигнале для разряда Q0). Как видно из

временных д иаграмм, данные сдвигаются таким регистром с перекрытием.

52

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

			t
			t
			t
3			t
Q	&		t
	& 1
2
Q	&
	& 1
1
Q	&		а
	& 1
0
Q	&
	& 1
&		&
Сброс		1		Сброс	DR	0	1	2
	DR	C	C			Q	Q	Q
Рис.4.28. Сдвиговой регистр на основе мультиплексоров MS 2→1:
		б - временные диаграммы

б

Q3

а - структура;

4.2.10. Мультиплексор в режиме кольцевого счётчика

Кольцевым счётчиком называется сдвиговый регистр, замкнутый в кольцо (такие структуры

называются счётчиками Джонсона). Рассмотрим кольцевой двухразрядный счётчик с одной перекрёстной связью. Его схема приведена на рис.4.29,а, а временные диаграммы работы - на рис.4.29,б.

& 1		&	1
&		&	1
	Q0		Q1
C
		а

C			t
Q0			t
Q1			t
0	1 Цикл	3	2
		б
Рис.4.29. Кольцевой счётчик на основе мультиплексоров
	MS2−>1: а - структура; б - временные диаграммы

53

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Как видно из временных диаграмм, счётчик имеет четыре состояния в течение двух тактов синхронизации. Если рассматривать только один выход Q1, то данную схему можно считать счётным триггером, срабатывающим по переходу 10 на входе С, а если рассматривать только один выход Q0, то её можно считать счётным триггером, срабатывающим по переходу 01.

Ограничившись рассмотренными выше простыми схемами применения мультиплексора, перечислим более сложные варианты использования, опубликованные в литературе. В разделе 4.1 рассмотрена структура и возможные режимы работы универсального селектора - мультиплексора типа К561КП2, способного обрабатывать не только цифровые, но и аналоговые сигналы. В [15] рассмотрен способ уменьшения ёмкости памяти с помощью входного мультиплексора. В [16] предложена мажоритарная схема с приоритетом. В [17] рассмотрена схема двоичного шифратора клавиатуры, не чувствительного к дребезгу контактов. В [18] предлагается использование мультиплексора для повышения производительности микропроцессора за счёт рациональной обработки сигналов запроса на прерывание. В [19] описаны типичные варианты применения программируемого мультиплексора: управление прохождением информации, расшифровка команд микропрограммируемой машины, реализация цифрового хронирующего генератора. В [20] рассматриваются «статистические», или «разумные» мультиплексоры, дающие возможность реализовать в сетях передачи данных многие функции, которые свойственны более дорогим сетевым процессорам с микропрограммным управлением и концентратором. Другим достоинством статистических мультиплексоров является то, что их распределенная логика позволяет им также работать в качестве модемов и устройств коммутации. В [21] описывается структура цифрового логарифмического преобразователя, который сжимает восьмиразрядный двоичный код в пятиразрядный в соответствии с законом 2n→ 4n. В [13] подробно рассматривается эффективная адресация жидкокристаллических индикаторов.

54

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com