Один из вариантов группового переноса реализован в четырёхразрядном параллельном сумматоре

176ИМ1, К561ИМ1, 564ИМ1 (CD 4008A, B). Функциональное обозначение и логическая структура его приведены на рис.7.18. Между четырьмя одноразрядными сумматорами внутри ИС реализован последовательный перенос, а выходной перенос P3 реализован как параллельный (см. выражение (7.22)).

7

a0

SM

S0

10

5

a1

S1

11

3

a2

S2

12

1

a3

S3

13

6

b0

4

b1

2

b2

P3

4

15

b3

16

564

U

p

9

ИМ1

0V

8

а

S0

S1

S2

S3

a

HS

S

a

HS

S

a

HS

S

a

HS

S

b

b

b

b

a0

p

P

p

P

p

P

p

P

a1

a2

a3

СУП

P3

b0

b1

b2

pbвх3

б

Рис.7.18. Четырёхразрядный параллельный сумматор типа 564 ИМ1 с групповым переносом: а - функциональное обозначение; б - логическая структура

Сумматоры реализованы и в других сериях. Например, ИС типа ИМ180 в сериях 100, 500, (MC 10180, MC 10180P) представляет собой сдвоенный одноразрядный сумматор/вычитатель, способный выполнять четыре микрооперации:

А плюс В, А минус В, В минус А, 0 минус А минус В.

Отметим один общий момент, относящийся к способу кодирования разрядов обрабатываемых чисел. Наиболее часто разряды чисел кодируются в положительной логике (1 - высоким потенциалом, 0 - низким). Какие числа и какой результат будут кодироваться при тех же потенциалах в отрицательной логике? Числа

и результат, заданные в одной логике, будут инверсны числам и результату в другой логике (с учётом входного и выходного переносов!).

Рассмотрим числовой пример. Пусть в положительной логике имеем два числа: А = 10 = 1010, В = 11 = 1011, тогда в отрицательной логике им будут соответствовать числа: А = 5 = 0101, В = 4 = 0100. Сложим и вычтем (с использованием дополнительного кода) и те и другие:

Положительная логика				Отрицательная логика
А	1010	А	1010	А	0101	А	0101
+	+	-	+	+	+	-	+
В	1011	В	0100	В	0100	В	1011
рвх	0		1		1		0
	_________		_________		_________		_________
	10101		01111		01010		10000

7.6. Накапливающие сумматоры

Накапливающие сумматоры могут строиться двумя способами:

•с использованием счётных триггеров;

•по структуре комбинационный сумматор плюс регистр хранения.

Первый способ в настоящее время практически не применяется вследствие двухтактности операции сложения, низкой скорости распространения сигналов переноса и сложности управления сумматором.

Во втором случае можно реализовать две схемы:

98

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

•с запоминанием результата операции S = А плюс В;

•с накоплением результата S = S плюс А.

На рис.7.19 приведена схема четырёхразрядного параллельного накапливающего сумматора, выполненного по структуре комбинационный сумматор плюс регистр хранения (на часть схемы, нарисованную штриховой линией пока не следует обращать внимание). Число с выхода регистра подаётся на входы В сумматора, поэтому здесь реализуется микрооперация S = S плюс А.

b0

SM

b1

S0

b2

S1

b3

a0

S2

a1

A

a2

S3

a3

Pвх= 0

p

P

P3

ТИ(fвх)

c1

RG

c2

Q0

S0

DR

S1

Q1

«1»

V

Q2

S2

D0

Q3

S3

D1

D2

D3

ИР1

							fвых
&

Рис.7.19. Накапливающий сумматор, выполняющий микрооперацию S=S плюс A и функцию «делителя частоты»

Если схему дополнить вентилем И, нарисованным штриховой линией, то она может использоваться в качестве «делителя частоты», для которого в общем случае можно записать

fвых = fвх × A / 2n ,

где А - десятичный эквивалент двоичного кода числа А; n - разрядность сумматора.

Термин «делитель частоты» указан в кавычках, чтобы подчеркнуть тот факт, что выходные импульсы расставляются им неравномерно (равномерная расстановка импульсов обеспечивается только для значений А, являющихся степенью двойки). Временные диаграммы для рассматриваемой схемы при различных значениях А приведены на рис.7.20.

99

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

ТИ

A=1 2 3 4 5 6

7

8

9

10

11

12

13

14

15

Рис.7.20. Временные диаграммы для «делителя частоты», реализованного

на четырёхразрядном накапливающем сумматоре

Кроме использования сумматоров по их прямому назначению, они широко применяются при построении самых различных схем, узлов и операционных блоков. Сумматор является ядром АЛУ, выпускаемого в виде специализированной ИС, причём само АЛУ является ядром процессорных элементов. Чрезвычайно широкое применение находят четвертьсумматоры («элементы сумма по mod 2»), реализуемые во многих сериях. Отметим еще несколько примеров использования сумматоров: двоично-десятичные сумматоры, инкременторы и декременторы, цифровые матричные умножители, цифровые фильтры, преобразователи кодов, счётчики и пересчётные устройства, пороговые схемы, линейные цифровые автоматы и др.

Более подробные сведения о рассмотренных и других структурах сумматоров и схемах на их основе можно получить из многочисленных публикаций, в частности [8, 10, 24, 30 - 32].

100

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com

Заключение

Анализ представленных материалов показывает, что проектирование комбинационных узлов ведётся с выполнением следующих процедур:

•словесная формулировка базового закона функционирования;

•составление таблицы истинности;

•минимизация функций алгебры логики и представление их в заданном логическом базисе с соблюдением требований по ограничениям;

•анализ работы комбинационных узлов, в частности проверка наличия рисков сбоя (отметим только, что данный анализ рассматривается в курсе «АЛО ЭВМ»);

•анализ возможностей применения комбинационных узлов для реализации других функциональных возможностей, не являющихся для них базовыми.

В учебном пособии не рассмотрена полная номенклатура цифровых комбинационных узлов, в частности, элементы индикации и контроля; пороговые и мажоритарные элементы; логические расширители; узлы, работающие с самокорректирующимися кодами; элементы ПЗУ и ПЛМ, которые, хотя и относятся к классу комбинационных схем, традиционно рассматриваются в разделах, посвящённых элементам памяти и др.

Однако усвоение материалов, представленных в данном учебном пособии, позволит студентам (аспирантам, инженерам) спроектировать любой комбинационный узел с заданными функциональными возможностями. В качестве примера приведено проектирование одномерного цифрового медианного фильтра с трёхотсчетным окном. Эти материалы будут широко использоваться и во второй части учебного пособия, посвящённого проектированию последовательностных узлов.

101

PDF created with FinePrint pdfFactory Pro trial version http://www.fineprint.com