shpora

Мажоритарный элемент В общем случае мажоритарным элементом называется комбинационная схема с нечетным количеством входов, выходной сигнал которой соответствует значению, поданному на большинство входов. Вырожденным мажоритарным элементом является элемент 2И. Разновидностью мажоритарного элемента является схема формирования признака четности:

7 Дешифратором называют комбинационную схему, преобразующую бинарный код в унитарный. Таким образом, в соответствии со значением, полученным на входах, дешифратор выделяет особым образом (h или l уровнями сигнала) одну из своих выходных линий. Принцип работы дешифратора, упрощенная схема дешифратора на два входа (а) и его условное изображение: Переключательные функции представленного дешифратора: u0 = ā1 ·ā0, u1 = ā1 ·a0, u2 = a1 ·ā0, u3 = a1 ·a0 Три вида дешифраторов: - Линейные. - Пирамидальные. - Многоступенчатые. Параметры дешифраторов: - Время дешифрации, - Кол-во используемых логич. элм-ов Мультиплексор осуществляет передачу данных с одной из нескольких входных линий на единственную выходную. Принцип работы мультиплексора, Упрощенная схема мультиплексора на два входа (а) и его условное изображение (б) Переключательная функция представленного мультиплексора: u = a ·x1 + ā· x0 Компаратором называют устройство поразрядного сравнения двух входных слов. Серийно выпускаются компараторы с тремя выходами : равно, больше, меньше : Передаточная функция: z = x0 · y0 + (1-x0) · (1-y0) Двухразрядный компаратор равенство Арифметико - логическое устройство (АЛУ), как правило, входит в состав любого процессора и выполняет основной объём обработки данных. Представим максимально простой вариант АЛУ, выполняющий 3 логические операции и одноразрядное сложение Обозначения на схеме АЛУ: А, В - входные разряды F1, F0 – команда: o 00 - А «и» В , o - А «или» В, o 10 - А «исключающее или» В , o 11 - А + В

8. В структуре цифровых автоматов (ЦА) имеется блок запоминающих элементов (ЗЭ). По этой причине цифровые автоматы обладают конечным набором внутренних состояний (в данном случае, 2к). Элементарными ЦА являются триггеры. Элементарные цифровые автоматы или триггеры делятся на следующие типы: Статические : Асинхронные; Синхронизируемые; Динамические : o Однотактные (CR – цепочка; схема ограничения времени импульса); Двухтактные (master/slave); По реализуемым операциям (или по набору входных сигналов) триггеры также могут быть :  RS (reset - сброс, set - установка);  CRS (clock/control – такт/управление );  D (data/ delay данные/задержка);  T (toggle – переключатель);  JK (jerk – толчок, kill - уничтожение). Основу любого триггера составляет т.н. последовательностная схема, которая может принимать одно из двух стабильных состояний. Для управления состояниями данной схемы инверторы заменяют на базисные элементы и получается асинхронный триггер. Асинхронный RS-триггер – Тригер, у которого имеются только информационные (логические) входы. Срабатывает непосредственно за изменением сигнала на входах, не считая времени задержки. При подаче единицы на вход S ( установить) выходное состояние становится равным логической единице. А при подаче единицы на вход R ( сбросить) выходное состояние становится равным логическому нулю. Состояние, при котором на оба входа R и S одновременно поданы логические единицы не определено и зависит от реализации, например в триггере на элементах «или-не» оба выхода переходят в состояние логического «0», которое является неустойчивым и переходит в одно из устойчивых состояний при снятии управляющего сигнала с одного из входов. RS-триггер используется для создания сигнала с положительным и отрицательным фронтами, отдельно управляемыми посредством стробов, разнесённых во времени. Также RS-триггеры часто используются для исключения так называемого явления дребезга контактов. Недостатком асинхронного RS – триггера является наличие т.н. запрещённого состояния или недопустимой комбинации входных сигналов. Конкретное сочетание установочных входов при этом зависит от того на каком базисе выполнен триггер. RS- триггера на базисе Пирса. RS- триггер на базисе Шеффера

9. Статический синхронизируемый RS-триггер триггера на базисе Шеффера Статический JK – триггер - работает так же как RS-триггер, с одним лишь исключением: при подаче логической единицы на оба входа J и K состояние выхода триггера изменяется на противоположное. При подаче единицы на вход J и нуля на вход K выходное состояние триггера становится равным логической единице. А при подаче единицы на вход K и нуля на вход J выходное состояние триггера становится равным логическому нулю. JK-триггер в отличие от RS-триггера не имеет запрещённых состояний на основных входах, однако это никак не помогает при нарушении правил разработки логических схем. Схема и условное изображение JK – триггера на базисе Шеффера Динамический однотактный CRS- триггер. С входной СR - цепью Первым вариантом CRS – триггера с динамическим управлением считается схема с дифференцирующим каскадом. Как известно, схема CR – фильтра выполняет дифференцирование входного напряжения: Uвых(t) = d/dt(Uвх(t)); τ = Rф Сф << tи; Uвых(t) = U0 e-t/τ, где U0 - значение напряжения при t = 0. Работу CR – цепи можно объяснить вторым правилом коммутации : Uc(-0) = Uc(0+) Всё приложенное к ёмкости входное напр. в первый момент передаётся на выход (ёмкость в момент смены напр. ведёт себя, как закоротка). Динамический двухтактный CRS- триггер - триггер состоит из двух однотактных, называемых, соответственно мастер и помощник (master-slave).

10. D и T триггеры, счетчики на Т – триггерах

D - триггер выполняется на базе CRS – триггера с входным инвертором, обеспечивающим парафазный код на SR – входах.

Т - триггер выполняется на базе CRS – триггера, охваченного перекрёстными обратными связями.

Регистры

Регистр - упорядоченная последовательность триггеров, предназначенная для хранения слов и выполнения микроопераций над ними.

Регистры могут быть однотактные и многотактные, параллельные и последовательные, сдвигающие, однофазные и парафазные, с динамическим или статическим управлением. Элементом регистра является триггер.

Рассмотрим действие регистра при записи в него числа 0011, начиная с правого - младшего - разряда. До записи числа все триггеры устанавливают в нулевое состояние. Затем на вход схемы подается серия импульсов, соответствующая записываемому числу, а на вход С подаются тактовые импульсы. Сначала на вход поступает импульс, соответствующий первому из записываемых разрядов. В конце тактового импульса он дает Q₃ = 1 на выходе левого триггера. В конце следующего тактового импульса информационный импульс продвигается на выход следующего триггера и т. д. Одновременно продвигаются вправо и другие цифры записываемого числа. После прихода четырех тактовых импульсов все число оказывается записанным в четырех триггерах, причем старший разряд числа записи в левом триггере, а младший - в правом. Чтобы записанная информация сохранилась, дальнейший сдвиг прекращается. Это осуществляется прекращением подачи тактовых импульсов. Описанный регистр называется регистром сдвига с последовательным приемом информации.

11. Классификация устройств памяти: 1)По месту расположения в системе: внешняя и внутренняя. к устройствам внешней памяти относят накопители(поблочный доступ), а к устройствам внутренней – микросхемы памяти, расположенные на системной плате(доступ к каждому элементу памяти – кодовому слову.) 2) По функциональности разделяют, прежде всего, на ROM - энергонезависимую и RAM - энергозависимую. 3)По организации устройства памяти разделяются на : устройства с одномерной адресацией (2D – устройства); устройства с одномерной адресацией и селектором данных (2DM – устройства); устройства с двумерной адресацией (3D - устройства). Разновидностью 3D – устройств являются микросхемы с мультиплексированием адресного слова Основные параметры: 1. Ёмкость (бит или байт); 2. Организация (N x M). Здесь N – количество кодовых слов, M – разрядность кодового слова. Кодовым словом (или ячейкой памяти) называется группа запоминающих элементов, к которым возможно только одновременное обращение. 3. Время доступа на чтение (Read) 4) Временем цикла адреса в режиме записи называется минимальное время совпадения сигналов на управляющих входах памяти, необходимое для надежной записи в нее информации. По принципам, положенным в основу хранения данных устройства RAM – памяти делятся на два основных типа: Статические (SRAM) или триггерные; Динамические (DRAM) или емкостные. Статическая память является более сложной, энергоёмкой и дорогой. В среднем на один разряд здесь приходится 8 - 10 транзисторов. отсутствует служебный режим, в котором запоминающий элемент недоступен. Термин статическая, , определяется тем, что информация в подобных устройствах сохраняется при снижении тактовой частоты вплоть до нулевых значений. В микросх динам памяти на один разряд данных приходится в среднем 4-6 транзисторов. Это делает их менее энергоём и бол дешёв. При этом быстродействие динамического элемента памяти ограничено необходимостью восстановления его заряда с периодичностью раз в 60-300 мсек. На разных этапах развития выполнялась это всё менее затратными способами: - системой прямого доступа к памяти;- специализированным контроллером;- системой скрытой регенерации, которая выполняет восстановление заряда емкостного элемента во время циклов шины, свободных от обращений к памяти. именно из динамических элементов комплектуется основная часть внутренней RAM - памяти современных компьютерных систем. SRAM – устройства различаются по технологии выполнения схемы триггера:- ТТЛ, ТТЛШ или ЭСЛ схемы;- МОП и КМОП – схемы. В первом случае микросхемы обладают наивысшим среди RAM – устройств быстродействием, но очень энергоёмки. В связи с этим они используются, как правило, только в качестве промежуточных буферов относительно небольшого объёма (caсhe - память).При выполнении триггера на КМОП – транзисторах память получается достаточно медленной, но крайне экономной по затратам энергии. Основное предназначение подобных устройств – CMOS – память.

В представленной схеме VT2 и VT3 составляют последовательностную схему, VT1 и VT4 ключи, R3 и R4 ограничивают ёмкостные токи в момент открытия ключевых транзисторов.

12. 2D prom

ЗУ (М=16, организация 4х4) с одномерной адресацией. Данная структура содержит матрицу 4х4 ЭЗЭ, каждый из которых снабжен тремя выводами: входом информации (IN)выходом информации (OFF) и входом разрешения работы – выбора кристалла (ES- ciment select), дешифратор адреса, входные и выходные ключи на элементах 2И.

Если на вход дешифратора подано некоторое адресное слово, на соответствующем его выходе формируется сигнал лог.1, который выбирает все ЭЗЭ, расположенные в одной из строк матрицы. Если подан сигнал «чтение» (), то информация из выбранных ячеек подается на первые входы выходных элементов 2И. На вторые входы этих ключей подан единичный (пассивный) логический сигнал. Информация, хранившаяся в выбранных ЭЗЭ, попадает на выходные выводы DO0, DO1, DO2, DO3.

Если на схему подан сигнал «запись» (), то информация с входных шин

DO0, DO1, DO2, DO3 через входные элементы 2И подается на входы ЭЗЭ и записывается в них. Особенностью является одновременная запись и считывание информации, хранящейся в строке матрицы ЭЗЭ. Поэтому при заданной разрядности хранимого слова наращивание объема памяти может выполняться только за счет увеличения числа строк матрицы. Это, в свою очередь, ведет к значительному увеличению количества выходов дешифратора, т.е. к усложнению аппаратной реализации.

ROM масочная(дио транзи)

Масочная ROM. На первом этапе формируется заготовка, каждый разряд которой воспроизводится однотипной схемой. На втором этапе, который может быть выполнен только один раз и только на прецизионном оборудовании «лишние» элементы выжигаются с помощью лазерного луча или потока электронов. «Нужные» элементы при этом прикрываются специальным экраном – маской (отсюда и название технологии) Экономически целесообразна для больших тиражей. Основные типы:

 диодная,

 транзисторная биполярная,

 транзисторная полевая;

PROM диодная и транзисторн

В PROM и EPROM-OTP информация однократно записывается потребителем. Микросхемы PROM программируются пережиганием плавких перемычек программаторов. В исходной заготовке имеются все перемычки, а после программирования остаются только необходимые. Металличе­ские или поликремниевые перемычки в электродах запоминающих элементов рас­плавляются импульсами тока достаточно большой амплитуды и длительности. В микросхемах памяти на базе многоэмиттерных транзисторов количество эмиттеров соответствует разрядности кодового слова, а количество транзисторов – количеству кодовых слов. Двунаправленный буфер используется для программирования микросхемы. Для этого на адресные входы подаётся двоичное значение, соответствующее номеру выбранной ячейки памяти, на линии данных подаётся записываемое значение, управляющие сигналы устанавливают в следующие значения CS=0, RD=0, EF=0.

13. EPROM 2D

Strata flash

Flash – устройства памяти выполняются на основе технологии EEPROM со следующими особенностями: Стирание ранее записанной информации выполняется поблочно. Сам термин flash и происходит от этой особенности: первоначально используемые устройства для хранения секретной информации автоматически стирали всю матрицу при попытке несанкционированного доступа. Размер блоков варьируется от 256 байт до 128 К. Специальные алгоритмы разравнивания оптимизируют количество перезаписей в разных блоках матрицы.

Страта-флэш (strata-flash) устройство памяти характеризуется тем, что один запоминающий элемент способен хранить 2 бита данных и состоит из: двухзатворного ЛИЗМОП – транзистора, аналогового компаратора, выходной комбинационной схемы, преобразующий сигнал в двухразрядное двоичное значение.

Плавающий затвор n-ЛИЗМОП транзистора заряжают одним из 3-х уровней потенциала (четвёртым уровнем является разряженное состояние затвора). От этого зависит степень экранирования потенциала основного затвора (в режиме выбора данного запоминающего элемента h – уровнем на линии y0) и, соответственно, значение тока Iвых. Далее этот ток сравнивается с с тремя эталонными значениями токов и формируются выходные сигналы.

Формирование сигналов

Соотношение токов	c2	c1	c0	d1	d0
Iвых < I0< I1< I2	0	0	0	0	0
I0 <Iвых < I1< I2	0	0	1	0	1
I0 < I1 <Iвых < I2	0	1	1	1	0
I0 < I1 < I2<Iвых	1	1	1	1	1

14.2DM

3D Устройства памяти с мультиплексированием адресного слова

15. ЦАП со слож ТОКОВ Получаем 16 различных напряжений 2в4 Можно посчитать, что если ключ нулевого разряда установлен в положение "1", а все остальные в положение "0", то Uвых=V*1/16,

16. АЦП

17. intel 80 80 Характреристики Микропроцессор Intel 8080 (отечественный аналог КР580ВМ80 ) представляет собой 8-разрядный микропроцессор, выполненные по n-МОП – технологии по схеме операционный блок с аккумулятором. Основные характеристики процессора : - длина слова - 8 бит; - адресуемая память 64К ( шина адреса 16 разрядов); - пространство ввода – вывода 256 портов ( младшие 8 разрядов шины адреса); - ширина шины данных 8 разрядов; - количество вводов - -выводов 40; - количество программно доступных регистров – 10; - тактовая частота 2 Мгц; - длительность выполнения команды 2-8.5 мкс; - режимов адресации памяти -4; Регистры А, В, С, D, E, H, L образуют группу регистров общего назначения (РОН), F- регистр флагов, SP - указатель стека (stack pointer - содержит адрес вершины), а PC - программный счетчик (program counter - содержит адрес следующей выполняемой процессором команды). Регистры SP и PC имеют размер по 16 бит (два машинных слова), поскольку непосредственно используются для адресации памяти. А - аккумулятор. Как правило, он используется для хранения результата операции и неявно присутствует в качестве операнда некоторых команды. Особым приемом в работе микропроцессора является использование для хранения информации сразу пары регистров. При этом размер двоичных данных увеличивается до 16 разрядов. Такие пары образуют регистры В и С, D и E. Кроме этого, пара регистров H и L часто используется для косвенной адресации ячейки памяти (т.н. М - ячейка). Регистр F называется флаговым и состоит из разрядов, сохраняющих признаки результата выполненной процессором команды Процессор имеет также отдельный триггер, регулирующий работу процессора с периферийными устройствами, который называется триггер прерываний (ТП). Единичное значение разрешает, а нулевое – запрещает процессору реагировать на сигналы, поступающие на вход INT. Для программного управления этим триггером в составе процессора есть команда EI ( установить ТП в 1) и DI ( установить ТП в нуль). В описании команды процессора обычно, кроме выполняемого действия, указывается, какие из флагов данная команда выставляет: S (signal flag)-флаг знака (0- положительный, 1- отрицательный); Z (zero flag)- флаг нуля (0- ненулевой, 1- нулевой результат); А (additional carry)- флаг дополнительного переноса (из третьего в четвёртый разряд); Р (parity flag)- флаг четности (0- нечетное,1-четное количество единиц в результате); С (carry flag)-флаг переноса (из старшего разряда результата); Пару регистров А и F часто называют регистром PSW (processor status word - слово состояния процессора ).

Линии питания (4): Земля (0В); +5 В; +12 В; - 5 В. Входные управляющие сигналы (6) * RESET - сигнал сброса. При единичном значении этого сигнала выходные буферы микропроцессора переходят в высокоимпедансное состояние и обнуляется регистр PC. Процессор начинает работу с команды RST0, расположенную по нулевому адресу памяти * CL1 и CL2 - сигналы синхронизации от генератора тактовых импульсов. При одинаковой частоте сигналы имеют разный профиль: По фронту и спаду сигнала CLC2 синхронизируются сигналы «внутри» машинного такта. ГТИ может генерировать также сигнал уменьшенной (в 2 раза относительно рабочей) частоты для тактирования устройств ввода-вывода. * HOLD(удержание) - «захват шин» - запрос на монопольное владение шиной от контроллера (или устройства) ПДП. * INT - запрос аппаратного прерывания. Может быть задействовано 7 запросов, каждый из которых обрабатывается соответствующей командой рестарта RST1-RST7, так как RST0 зарезервирована для начального старта процессора. * READY – готовность (0) информации на ШД к вводу в процессор. Выходные управляющие сигналы (6) : *SYNC - сигнал синхронизации, свидетельствующий о начале каждого машинного цикла. Фактически означает, что на ШД процессором выгружен байт состояния;* WAIT - такт ожидания; *DBIN – (data bus input) приём с шины данных: информация с ШД принимается процессором;* WR – запись : процессором на ШД выгружена информация, предназначенная для записи в память или внешнее устройство; *INTE - подтверждение запроса прерывания;* HLDA (hold acknowledge - признать удержание)– подтверждение запроса «захват шин». Выходные линии шины адреса ( а0 - а15 ). Двунаправленные линии шины данных (d0 – d7). Команды, ржимы адресации памяти Режимами адресации памяти называют способы задания операндов в командах процессора:* Регистровая адресация – наиболее простой вид адресации. В команде указывается имя регистра, содержимое которого является операндом команды; MOV A,B *Непосредственная адресация – операндом команды является число, используемое в качестве источника данных. Допускается число записывать в различных системах счисления ( без суффикса – десятичное, с суффиксом “h” – шестнадцатеричное, с суффиксом “b” - двоичное ); MVI A, 12h *Регистровая косвенная – содержимое пары регистров (в команде указывается первый из регистров пары) используется, как адрес ячейки памяти. LDAX B; A<- [BC] Разновидностью косвенной регистровой адресации является технология использования т.н. М-ячейки. Так в общем случае называется байт адресуемого пространства памяти, адрес которого в данный момент содержится в паре регистров HL; MOV M,A [HL] <- A *Прямая адресация – в команде указывается адрес ячейки памяти ( или порта ввода – вывода ), содержимое которой является операндом; LDA 800h ; A <- [800h]