3.2 Схемотехника запоминающих ячеек накопителей статических запоминающих устройств.

Для создания накопителей оперативных запоминающих устройств применяются ячейки на биполярных, полевых транзисторах одного типа проводимости и на КМОП структурах. В ОЗУ статического типа такая ячейка представляет собой триггер, который, может находится в двух состояниях, менять их под влиянием внешних управляющих сигналов и сохранять при отсутствии внешних воздействий.

Такие триггера могут быть выполнены на логических элементах, но на практике это решение не используется из-за невозможности реализации накопителей большой емкости. Это объясняется сложностью структуры такого триггера, так как в его состав входит большое количество элементов, значительной площадью, занимаемой им на кристалле и относительно высоким энергопотреблением.

Поэтому в статических ОЗУ применяются простейшие триггерные ячейки, схема одного из вариантов которой на биполярных транзисторах без цепей управления выглядит следующим образом. В таком триггере возможны две ситуации: левый транзистор открыт и насыщен, правый закрыт и находится в состоянии отсечки, либо наоборот. Одному состоянию можно приписать хранение в ячейке логического нуля, а другому – единицы. Уровни этих сигналов будут близки к нулю вольт и напряжению источника питания, так как сопротивления резисторов в цепях баз выбираются много больше коллекторных. За счет наличия положительной обратной связи, любое из состояний является устойчивым, то есть самопроизвольно измениться не может. Чтобы перевести такую ячейку в новое состояние требуется либо кратковременно открыть запертый транзистор, или запереть открытый. Сделать это можно, как по цепям баз, так и по коллекторным.

Даннаяячейка может быть дополнительно упрощена за счет реализации непосредственных связей баз транзисторов с коллекторами. Работоспособность триггера при этом сохраняется, но изменятся уровни выходных сигналов, в частности уровень логической единицы не превысит прямого падения напряжения на открытом переходе база-эмиттер. Такая ячейка занимает на кристалле гораздо меньше места, чем триггер на логических элементах.

Для реализации на основе триггерных ячеек накопителя оперативного запоминающего устройства требуется к каждой из них подвести линию выборки (адреса) и шины, по которым будут подаваться сигналы данных и управления. Один из вариантов решения этой задачи предусматривает использование структур с многоэмиттерными транзисторами. Схема так называемой ТТЛ ячейки для памяти с организацией 2Dимеет следующий вид. Она представляет собой триггер на двухэмиттерных транзисторах. Выбор ячейки осуществляется подачей высокого потенциала (близкого к напряжению питания) на нижнюю пару эмиттеров. Запись и считывание производятся по цепям вторых эмиттеров, которые для всех ячеек объединяются в единые шины.

Сигналы управления в режимах хранения, записи и считывания выглядят для такой ячейки следующим образом. Они формируются в соответствующих узлах запоминающего устройства – адресном дешифраторе и усилителе записи.

Если в исходном состоянии транзисторVT1 был открыт, аVT2 заперт (этому, примеру, соответствует наличие в ячейке единичного значения бита), то в режиме хранения, когда ячейка не выбрана, потенциал ее адресной линии устанавливается близким к нулю и ток открытого транзистора будет протекать через нее на корпус. На выходе усилителя записи и на входе усилителя считывания поддерживается некоторый потенциал Е₀. Для напряжения питания +5В его величина составляет порядка +1,5В. В этом случае при изменении напряжения на шине записи триггер в невыбранной ячейке своего состояния менять не будет, так как ток открытого плеча протекает через нижние пары эмиттеров в адресную линию, имеющую потенциал близкий к нулевому и переходы - верхние эмиттера-базы всегда окажутся запертыми.

Если в ячейку требуется записать какую-либо информацию, к примеру, логический ноль, она активизируется (выбирается) подачей на линию адреса высокого потенциала, близкого к напряжению питания. При этом нижние переходы база-эмиттер транзисторов запираются, но состояние триггера остается неизменным, так как ток открытого транзистора (VT1) потечет в выходную цепь усилителя записи. Состояние шины считывания (втекающий в нее ток) в данной ситуации не изменится. Для записи логического нуля на шине записи формируется высокий уровень напряжения, переход эмиттер база левого транзистора и он сам закроются, потенциал коллектораVT1 возрастет, что вызовет отпираниеVT2, так как его база окажется соединенной с положительным полюсом источника питания через коллекторный резистор. При снятии сигнала записи новое (нулевое) состояние ячейки сохранится.

Чтобы возвратить ячейку в исходное состояние, ее вновь потребуется выбрать, а затем с помощью усилителя записи сформировать на шине записи сигнал, близкий к нулю. При этом левый транзистор откроется, так как потенциал его базы равен Е₀, а потенциал эмиттера станет близким к нулю. Это повлечет за собой запираниеVT2, то есть переход триггера в прежнее состояние, которому соответствует наличие в ячейке логической единицы.

Для чтения информации, ячейку, как и при записи, необходимо выбрать, подав на адресную шину высокий потенциал. В этом случае, если правый транзистор был заперт, то ситуация на входе усилителя считывания не изменится и на его выходе сформируется сигнал логической единицы. Если же он был открыт, то коллекторный ток этого транзистора потечет на вход усилителя считывания и на выходе запоминающего устройства сформируется сигнал логического нуля.

Так как адресация не меняет состояния ячейки, то процедуру считывания данных можно проводить неоднократно, причем записываемые данные сразу доступны для считывания.

Рассмотренная ячейка не подходит для создания накопителей большой емкости, так как из-за наличия одной линии выборки адреса, она может использоваться лишь в устройствах памяти с организацией 2D, требующих адресного дешифратора с большим числом выходов.

Однако, если в узел адресации установить элемент 2И, то выбор ячейки будет осуществляться лишь при наличии единичных сигналов на соответствующих выходах адресных дешифраторов строки и столбца. В этом случае она может быть использовании в памяти 3D.

Такой элемент встраивается в ячейку памяти путем добавления дополнительного эмиттера в каждый из транзисторов. Ее конфигурация при этом будет выглядеть следующим образом. Ячейка окажется выбранной, лишь если на шинах строки и столбца одновременно присутствуют сигналы высокого уровня. В противном случае ток открытого плеча триггера будет протекать по одной из них и состояние ячейки нельзя будет ни изменить, ни прочитать.

На основе биполярных транзисторов разработаны ячейки со структурой ТТЛШ, ЭСЛ и другие. Их общим недостатком является относительно высокое энергопотребление, большая площадь, занимаемая на кристалле и технологические сложности в изготовлении, связанные с разнородностью входящих в их состав элементов. Из-за проблем с отводом тепла емкость накопителя с такими ячейками, располагаемого на одном кристалле не превышает десятков килобит при временах доступа порядка десятков наносекунд и удельной мощности потребления 0,1÷0,5 мВт/бит.

Для построения статических ОЗУ применяются и полевые транзисторы с изолированным затвором, а также комплементарные структуры на их основе. Один из вариантов триггерной ячейки на полевых транзисторах одного (n-типа) проводимости имеет следующий вид.

Она представляет собой триггер, в одном состоянии у которого открыт левый транзистор, закрыт правый, либо наоборот. В первом случае затвор через сопротивление канала первого транзистора будет подключен к корпусу, а на затворчерез резистор поступает напряжение источника питания. Принципиальное отличие такой ячейки от предыдущей заключается в способе доступа, то есть в выборке и изменении состояния. В ТТЛ ячейке доступ осуществлялся за счет переключения коллекторных токов в цепи усилителей записи и считывания, здесь же используются дополнительные транзисторыVT3иVT4, выполняющие роль ключей.

При наличии на их затворах, соединенных с шиной адреса, нулевого потенциала, транзисторы VT3иVT4закрыты, при этом ячейка оказывается отключенной от остальных узлов запоминающего устройства. Если на линию адреса поступает высокий уровень напряжения, то соответствующие транзисторы открываются и стоки полевых транзисторов подключаются к разрядным шинам РШ1 и РШ2, связанным с усилителями считывания и записи.

В режиме считывания определяется потенциал стока, правого транзистора, и на выходе ОЗУ формируется соответствующий логический сигнал. При этом состояние ячейки не меняется. В режиме записи информационный сигнал подается в цепь стока левого плеча через открытый для выбранной ячейки ключевой транзистор VT3.

Если VT1 был закрыт и сигнал записи имеет уровень, близкий к нулевому, то напряжение на затвореVT2 станет меньше порогового, он закроется, повысится потенциал его стока и затвораVT1, что вызовет его открывание, а связанный с нимVT2 окажется запертым. При необходимости закрыть левый транзистор на его сток подается высокий потенциал, при котором откроетсяVT2. После этого сигнал управления может быть снят, так как за счет положительной обратной связи новое состояние триггера сохранится. Данный режим управления не вызывает протекания больших сквозных токов, так как в открытом состоянии сопротивления каналов полевых транзисторов имеют величины порядка единиц килоом.

Использование МОП транзисторов, работающих на омическом участке вольтамперной характеристики, позволяет применять их в качестве резисторов в стоковых цепях. Такая структура называется шеститранзисторной запоминающей ячейкой. Ее быстродействие того же порядка, что и у ТТЛ ячейки, однако геометрические размеры меньше.

Всовременных накопителях статических запоминающих устройств применяются триггерные ячейки на КМОП структурах, содержащих полевые транзисторы разного типа проводимости. Это обеспечивает очень малое энергопотребление на низких частотах, а современные технологии позволяют обеспечить и высокое быстродействие. Времена доступа в таких устройствах составляют единицы наносекунд и они обычно используются в качестве быстродействующей КЭШ памяти в современных цифровых вычислительных машинах.

Выходной каскад с тремя состояниями в запоминающих устройствах на КМОП структурах имеет вид. При нулевом сигнале управления открываются крайние верхний и нижний транзисторы и схема функционирует как инвертор. Высокий уровень управляющего сигнала вызывает запирание VT3 иVT4, при этом транзисторы инвертора оказываются обесточенными и выходной контакт не будет подключен ни к одной из потенциальных шин.

Как уже отмечалось, при отключении питания информация в ОЗУ теряется. Применительно к реальным ячейкам это объясняется тем, что без питания прекращается протекание токов по плечам триггера и состояние ячейки становится неопределенным. Из-за разброса параметров транзисторов триггера при включении питания устанавливаются в произвольные состояния, не связанные с ранее записанными данными. В накопителе появляются произвольные данные, причем их значения могут меняться в зависимости от условий окружающей среды. Этому соответствует факт потери или разрушения информации в ОЗУ.

Из-за относительно большой площади триггерных ячеек, на кристалле размерами 5×6 мм²их удается разместить не более нескольких миллионов. При энергопотреблении каждой ячейки порядка одного микроватта суммарная мощность будет измеряться ваттами. Она идет на разогрев кристалла и чтобы температура в процессе работы не превышала критических значений, может потребоваться дополнительное охлаждение. Кроме того, статические ОЗУ большой емкости имеют достаточно высокую стоимость.