2.4.1. Проектирование распределителя сигналов
Устройство, вырабатывающее управляющие сигналы СИ1, СИ1, СИ3 и СИ4, называется распределителем сигналов.
Распределитель сигналов имеет 4 выхода и предназначен для управления процессом работы устройства. Назначение сигналов, на каждом из четырех выходов распределителя:
первая ветка: сигнал подается на синхровход C регистров входов, происходит занесение данных в регистры;
вторая ветка: сигнал подается на синхровход C регистров выходов, происходит занесение данных в регистры;
третья ветка: сигнал подается на синхровход C регистра признаков, происходит занесение флагов окончания процесса в регистр;
четвертая ветка: сигнал подается на асинхронный вход R триггера пуска, происходит останов процесса.
Входными сигналами распределителя сигналов являются импульсы с генератора импульсов. Генератор вырабатывает импульсные сигналы длительностью 2 нсек со скважностью 1. Распределитель сигналов должен «выделить» из этой последовательности 4 сигнала с определенной временной задержкой между ними.
При проектировании подобного распределителя сигналов, в первую очередь необходимо определить временные интервалы Т1, Т2 и T3.
Т1 — характеризуется временем работы трехразрядного десятичного сумматора комбинационного типа. Для определения этой величины надо определить время задержки сигналов по каждой схеме, которая входит составной частью в общую схему. Начнем с одноразрядного двоичного сумматора (рис. 2.3.5). Задержка по цепи вход-выход Р будет определяться двумя ЛЭ и равна 2 нсек. Задержка вход-выход S (по самой длинной цепи) будет определяться пятью ЛЭ и равна 5 нсек.
Расчет задержки сигналов в одноразрядном десятичном сумматоре намного сложнее (рис. 2.3.7). При определении этих значений необходимо исходить из общей картины работы сумматора. Будем анализировать самые «длинные цепи». Два слагаемых приходят на входы устройства, и есть перенос по всем 4 разрядам. Сигнал γ’8 появится с задержкой 11 нсек (2 нсек x 4 разр.). Далее сигнал проходит цепь коррекции и в точке Fк будет с задержкой 13 нсек (11 нсек + 2 нсек). Следовательно, по выходу Пi задержка будет 13 нсек. Далее сигнал идет через двоичные сумматоры ввода коррекции, и на выходе γ8 появится через 22 нсек (13 нсек + 2 нсек + 2 нсек + 5 нсек).
Задержка в преобразователе (рис. 2.3.12) будет 4 нсек (1 нсек x 4 ЛЭ).
Расчет задержки сигналов в трехразрядном десятичном сумматоре (рис. 2.3.15) также необходимо проводить, используя знания принципов сложения величин. При поступлении двух слагаемых на входы самой длинной цепью будет: прохождение операндов через преобразователи и поступление на сумматоры: со входов DC3 сигнал по Пi пойдет на вход Пi-1 DC2; со входа Пi-1 DC2 через выход Пi DC2 на вход Пi-1 DC1; со входа Пi-1 DC1 через Пi DC1 на вход учитывающего знак суммы сумматора SM; со входа сумматора через выход P на вход Пi-1 DC3; со входа Пi-1 DC3 на выходы этого сумматора и через выходной преобразователь на выходы устройства. Итого: 71 нсек (4 нсек + 13 нсек + 13 нсек + 13 нсек + 2 нсек + 22 нсек + 4 нсек).
Так как Т1 должно быть кратно 4 (длительность импульса 2 нсек и промежуток между импульсами также 2 нсек) и более 71 нсек, то Т1 = 72 нсек.
Временной интервал Т2 определяется задержкой сигнала во входных цепях регистра признаков. Комбинационная схема на входе триггера, отвечающего за признак равенства нулю результата, имеет задержку 3 нсек, поэтому Т2 = 4 нсек.
Величина Т3 также равна 4 нсек, так как сигнал останова СИ4 идет непосредственно за сигналом СИ3.
Имея временные интервалы между выходными сигналами в распределителе сигналов, можно приступить к проектированию данного устройства. Распределитель сигналов является генератором следующих четырехразрядных двоичных чисел:
|
0001, |
0000, … , 0000 |
, 0010, 0100, 1000 |
|
|
|
|
|
17 раз |
Распределитель сигналов будет проектироваться на основе счётчика с пересчётом на 21 и комбинационной схемой на выходе. Для проектирования счётчика понадобиться 5 триггеров.
Составим таблицу переходов.
Таблица 2.3.5.
Таблица переходов
|
Такт n |
Такт n+1 |
Функции переходов |
Синхроимпульсы | |||||||||||||||
|
Q5n |
Q4n |
Q3n |
Q2n |
Q1n |
Q5n+1 |
Q4n+1 |
Q3n+1 |
Q2n+1 |
Q1n+1 |
F5 |
F4 |
F3 |
F2 |
F1 |
СИ4 |
СИ3 |
СИ2 |
СИ1 |
|
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
▲ |
0 |
0 |
0 |
1 |
|
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
▲ |
▼ |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
▲ |
0 |
0 |
0 |
0 |
|
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
▲ |
▼ |
▼ |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
▲ |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
▲ |
▼ |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
▲ |
0 |
0 |
0 |
0 |
|
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
▲ |
▼ |
▼ |
▼ |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
▲ |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
▲ |
▼ |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
▲ |
0 |
0 |
0 |
0 |
|
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
▲ |
▼ |
▼ |
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
▲ |
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
▲ |
▼ |
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
1 |
▲ |
0 |
0 |
0 |
0 |
|
0 |
1 |
1 |
1 |
1 |
1 |
0 |
0 |
0 |
0 |
▲ |
▼ |
▼ |
▼ |
▼ |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
▲ |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
▲ |
▼ |
0 |
0 |
0 |
0 |
|
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
▲ |
0 |
0 |
1 |
0 |
|
1 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
▲ |
▼ |
▼ |
0 |
1 |
0 |
0 |
|
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
▼ |
0 |
▼ |
0 |
0 |
1 |
0 |
0 |
0 |
Данная таблица истинности работы распределителя сигналов объединяет в себе таблицу для проектирования счетчика с К=20 и таблицу для проектирования комбинационной схемы на выходе счетчика.
Счетчик строится на двухтактных синхронных J-K триггерах с асинхронными входами R и S. Для проектирования счетчика функции переходов F наносятся на диаграммы Вейча и по словарю переходов наносятся на другие диаграммы функции J и К. Тем самым можно по последним диаграммам получить переключательные функции в минимальной форме и по ним построить функциональную схему счетчика. Для проектирования комбинационных схем необходимо получить в минимальной форме функции СИ1, СИ2, СИ3 и СИ4, аргументами которых являются выходные сигналы триггеров. Эта операция проводится также с использованием диаграмм Вейча.
Нанесем на диаграммы поочередно функции переходов и входные сигналы триггеров.
Рис. 2.4.3.
J5 = Q4 Q3 Q2 Q1 K5 = Q3
Рис. 2.4.4.
J4 = Q3 Q2 Q1 K4 = Q3 Q2 Q1
Рис. 2.4.5.
J3 = Q2 Q1 K3 = Q5 + Q2 Q1
Рис. 2.4.6.
J2 = Q1 K2 = Q1
Рис. 2.4.7.
J1
= Q5
+ Q3 K1
≡ 1
Теперь нанесём на диаграммы значения переключательных функций СИ1, СИ2, СИ3 и СИ4 и получим логические уравнения для проектирования комбинационной схемы.
Рис. 2.4.8.
СИ4
=Q5
Q3
Q1 СИ3
= Q5
Q2
Q1
СИ2
=Q5
Q2
Q1 СИ1
= Q5
Q4
Q3
Q2
Q1
По всем полученным логическим уравнения можно построить функциональную схему распределителя сигналов, изображённую на рисунке 2.4.9.
Рис. 2.4.9. Логическая схема распределителя сигналов (повёрнута на 90°).