4.3. Побудова лінії затримки на елементах пам'яті
Функціональна схема цифрової лінії затримки представлена на рис.4.4. Принцип її роботи заснований на переміщенні адрес, а не даних. Алгоритм роботи наступний:
- вибираємо адресу чергової комірки: Ai = Ai+1 (адреси закільцьовані).
- для обраної комірки спочатку читаємо вихідні (затримані) дані, а потім записуємо вхідні (нові) значення.
Рис. 4.4. Цифрова лінія затримки
4.4. Блоки пам'яті на динамічних озп
Зустрічаються три принципи реалізації блоків пам'яті: із примусовою регенерацією, із прозорою регенерацією та з тіньовою регенерацією. У комп'ютерах IBM/XT використовувалася примусова регенерація за допомогою 0-го каналу прямого доступу до пам’яті (ПДП).
Схема керування CLM в PC/XT, а також у перших моделях AT будувалася на дискретних елементах. В останніх моделях комп'ютерів використовувалися контролери DRAM в інтегральному виконанні (8207/08).
Спрощена структурна схема блоку ОЗП PC/XT наведена на рис.4.5.
Примусова регенерація полягає в тому, що через фіксовані інтервали часу (15мкс) CPU призупиняється і DMA за 4 такти CLK (0.8мкс) здійснює читання одного рядка у всіх банках пам'яті. Кожне нове читання здійснюється для рядка з номером на одиницю менше і, отже, за 2^9=512 циклів забезпечується регенерація всієї пам'яті. Таким чином, регенерація пам'яті займає близько 5% часу роботи комп'ютера та триває близько 2мс або 4мс, відповідно, для МС 4164 (РУ5) або МС 41256 (РУ8).
SDXCXA
┌ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─┐
║ ║ ║ │ А0..А17┌───┐
CDRАM
║ ║ ╠═══════════╡MUX│MА0..MА8
│
║ ║ ║ │ 18
┌─┤А ╞════════════╦═══════╦═══════╦═══════╗
║ ║ ║ │ └───┘ 9
│ 9║ ┌───┐9║ ┌───┐8║ ┌───┐8║
┌───┐
║ ║ ║ │ └───────┐ ║ │РУ8│
║ │РУ8│ ║ │РУ5│ ║ │РУ5│
║ ║ ║ А16..А19┌───┐
│АDDRSEL│ ║ │ x9│ ║ │ x9│ ║ │ x9│ ║ │
x9│
║ ║ ╠═══════════╡CLM├>┘
╚═╡А │ ╚═╡А │ ╚═╡А │ ╚═╡А
│
║ ║ ║ │ 4
│ ├──WE#───────╢─oWE │ ║─oWE
│ ║─oWE │ ║─oWE │
║ ╟─────XMEMW#──┤
╞═-RАS0..3═══╣─oRAS│ ║─oRAS│ ║─oRAS│
║─oRAS│
║ ╟─────XMEMR#──┤
╞═-CАS0..3═══╣─oCAS│ ║─oCAS│ ║─oCAS│
║─oCAS│
║ ╟─────DАCK0#──┤
├>┐ │ ║ ├───┤ ║ ├───┤ ║
├───┤ ║ ├───┤
║ ║ │ └───┘ │RAMSEL#
║┌┤DIO├┐║┌┤DIO├┐║┌┤DIO├┐║┌┤DIO├┐
║ ║ ┌───────┘ │
║│└───┘│║│└───┘│║│└───┘│║│└───┘│
║ ║ │ │ ┌───┐
╚│═════│╩│═════│╩│═════│╝│
│
║ ║ └─oCE
│ │ ╔╩═════╩═╩═════╩═╩═════╩═╩═════╩
║ ╟─────XMEMR#──┤DR
│MD0-MD7 ║ ┌────────┐
╠════════D0..D7═╡
<>╞════════════╩══╡ Parity
├──────> NMI
║ │ 8
└───┘ 8 │ └────────┘
└ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─ ─┘
Рис. 4.5. Структура блоку пам'яті PC/XT
Прозора регенерація полягає в тому, звертання CPU до пам'яті має вищий пріоритет, ніж регенерація і остання здійснюється в проміжках між звертаннями до пам'яті CPU. Перевага прозорої регенерації складається у відсутності втрат часу на регенерацію. Однак при цьому повинні гарантовано існувати інтервали часу, коли немає звертань CPU до пам'яті. Це мало місце для повільних CPU перших поколінь (8080).
Тіньова регенерація пам'яті характерна для сучасних модулів пам'яті і є подальшим розвитком прозорої регенерації. Суть її полягає в тому, що відновленню підлягають ті блоки пам'яті, які в даний момент не використовуються для читання або запису. Таким чином, в обчислювальному процесі не витрачаються такти на регенерацію.
Контрольні питання
1. На яких принципах заснована робота статичної пам'яті?
2. Як побудовані елементи динамічної пам'яті?
3. Діаграми сигналів динамічної пам'яті.
4. Особливості побудови цифрової лінії затримки.
5. Опишіть роботу блоку пам'яті на динамічних ОЗП.