Розподіл адресного простору пам’яті

Адресний простір - це просто діапазон адрес , що позначають певне місце в пам'яті. Адресні простори поділяються на три різновиди : фізичне адресний простір , лінійне адресний простір , логічне адресний простір , відоме також як віртуальний адресний простір.

Максимально допустимий для даного процесора кількість окремо адресуються осередків пам'яті і регістрів портів або контролерів називається адресним простором (АП ) даного процесора. Адресний простір традиційно поділяють на системне (основне) АП та адресний простір вводу-виводу ( АПвВ ), маючи на увазі під цим не тільки відмінність в схемотехническом побудові мікросхем пам'яті і портів ВВ , а й різні форми адресації і протоколи передачі.

Адреса комірки пам'яті або регістра порту, до якого проводиться звернення , процесор вказує у вигляді коду , виставленого на шину адреси ( ША ) . Обсяг адресного простору і потенційно можливу кількість адрес комірок в системі пов'язані з розрядністю m шини адреси процесора співвідношенням  .

При цьому набір можливих значень адрес лежить в діапазоні . Обсяг АП , допустимий за розрядності ША , може бути розширений за рахунок використання керуючих сигналів , що дозволяє одночасно мати в системі основне АП та АПвВ , діапазони адрес яких накладаютьсяФізичні адреси - це реальні , апаратні адреси , доступні в системі . Якщо в системі є 64 Мб пам'яті , в ній допустимі фізичні адреси можуть перебувати в діапазоні від 0 до 0x3fffffff (у шістнадцятковому форматі ) . Кожен адреса відповідає одному набору транзисторів у мікросхемах і окремому поєднанню сигналів на адресній шині процесора. Процесор перетворить логічні адреси в лінійні адреси із застосуванням способу, залежного від архітектури. В архітектурі х86 це перетворення передбачає просте додавання віртуальної адреси з іншою адресою - базовою адресою сегменту процесу; оскільки цей базовий адресу встановлюється рівним 0 для будь-якої задачі , логічні адреси та лінійні адреси у цій архітектурі однакові. Потім результуючий лінійний адресу перетвориться в фізичну адресу для взаємодії з оперативною пам'яттю системи.

Фізичний розподіл адресного простору

Фізичний розподіл адресного простору виконується на основі логічного розподілу і полягає в побудові схем дешифрування адрес (так званих адресних селекторів) , що забезпечують процесору доступ до конкретних мікросхем ОЗУ і ПЗУ (блокам ОЗУ і ПЗУ) за адресами , визначеним на етапі логічного проектування адресного простору.

Кожна мікросхема пам'яті з логічної точки зору складається з деякої кількості комірок пам'яті . Як елемент цифрової схемотехніки, будь-яка мікросхема пам'яті має інформаційних висновки , за якими відбувається читання і запис даних , і адресні входи, за якими виконується адресація комірок пам'яті усередині даної мікросхеми. Крім того, мікросхеми пам'яті (або запам'ятовуючих пристроїв - ЗУ) мають спеціальний керуючий вхід CS ( часто званий як Вибір кристала , від англ. Crystal Select ), за яким виконується активізація роботи конкретної мікросхеми. Мікросхеми ЗУ мають також керуючі входи вибору режиму роботи: RD - читання, WR - запис (або суміщений вхід RD / WR) . Узагальнене схемотехническое позначення мікросхем пам'яті (або блоків запам'ятовуючих пристроїв) показано на рис. 1 .

Об'єм ( інформаційна ємність ) мікросхеми або блоку запам'ятовуючих пристроїв ( ЗУ ) завжди визначається співвідношенням де - кількість вхідних адресних ліній мікросхеми або блоку ЗУ.

Рис . 1 . Узагальнене схемотехнічне позначення мікросхем пам'яті

Мікросхеми пам'яті, як правило, мають об'єм (інформаційну ємність) , менший обсягу адресного простору процесора: і, відповідно, меншу кількість адресних ліній. Таким чином, старші k адресних ліній системної ША , де ( n - розрядність системної ША ) , можна використовувати для налаштування кожної мікросхеми ЗУ (блоку ЗУ ) на конкретний діапазон адрес в межах системного АП.

Нехай, наприклад, розрядність ША n = 16 (лінії ) , і в розпорядженні розробника є мікросхеми пам'яті ємністю . Відповідно кожна мікросхема пам'яті має адресних входів. При реалізації системної пам'яті на мікросхемах такої ємності адресні входи кожної з мікросхем повинні бути паралельно підключені до молодших адресним лініях системної ША - до лініях . При цьому залишилися k = 4 старші адресні лінії повинні бути використані для налаштування кожної мікросхеми пам'яті на конкретний діапазон адрес в загальному адресному просторі . Таким чином , інформація на старших адресних лініях буде адресою (по суті - номером ) однієї з 16 використовуваних мікросхем пам'яті.

Далі необхідно побудувати адресний селектор (АС) , або дешифратор адреси. Призначення цього блоку - формування сигналів управління мікросхемами пам'яті. Такі сигнали визначають, яка з мікросхем активна в даний момент , тобто до якої мікросхемі проводиться звернення з боку процесора. У кожен момент часу може бути активний тільки один з цих сигналів управління .Вхідний інформацією для АС є інформація на тих лініях ША , які не подаються на мікросхеми пам'яті (у нашому прикладі це лінії ) . АС зазвичай виконують на основі інтегральних схем дешифраторів , хоча можна виконувати АС і на окремих логічних елементах . Умовна схема на рис . 2 ілюструє побудову АС та формування сигналів управління мікросхемами пам'яті для розглянутого прикладу . Звернемо увагу на те , що сформовані в АС сигнали управління подаються на входи мікросхем пам'яті, (нагадаємо, що за допомогою цих сигналів проводиться дозвіл доступу до осередків всередині конкретної мікросхеми) .На кожному елементі пам'яті на рис.2 вказаний діапазон системних адрес , на який налаштована дана мікросхема . Діапазон визначається номером виходу дешифратора , до якого підключений вхід конкретної мікросхеми.

Рис . 2 . Приклад реалізації системного АП та побудови АС

Наприклад , якщо на системній шині адреси знаходиться інформація 13A7h , то на адресних лініях , що подаються на дешифратор , присутній двійковий код 0001 . При подачі такого коду на дешифратор активний сигнал низького рівня буде сформований на виході 1 , і, отже , в роботу включиться друга ліворуч мікросхема (на рис. 2). Таким чином, в даному прикладі ячейка з адресою 13A7h фізично розташовується у зазначеній мікросхемі. Проста схема АС характерна для випадку використання однакових мікросхем пам'яті. Для адресації блоків або мікросхем ЗУ різного обсягу необхідно будувати каскадні АС.

Приклад. Розподіл адресного простору пам'яті

Адресний простір пам'яті АП=128Кбайт розподіляється для розміщення підмножин адрес RAM та ROM.

1. Підмножина адрес RAM ; число 16 – річних цифр в адресі дорівнює 16/4=4.

Відносний діапазон адрес RAM (0000h – FFFFh) (0000 0000 0000 0000 – 1111 1111 1111 1111).

2. Підмножина адрес ROM

; число 16 – річних цифр в адресі дорівнює 13/4=3 та 1 в залишку.

Відносний діапазон адрес ROM (0000h – 1FFFh). (0000 0000 0000 0000 – 0001 1111 1111 1111).

3 Адресний простір пам'яті АП=128Кбайт. Необхідна розрядність адреси

. Число 16-річних цифр 17/4=4 та 1 в залишку.

4. Діапазон адрес АП (00000h – 1FFFFh).

	АП пам'яті
00000h 0FFFFh	RAM
10000h 11FFFh	ROM
1FFFFh

Рис. 3. Розподіл АП пам'яті

Максимальне значення адреси пам'яті .

Цьому значенню Аmax відповідає довжина двійкового адресного коду n=17 біт. Таким чином, адресна шина МК має 17 ліній. Значення біта А(16) визначає області RAM і ROM в АП пам'яті МК.