10. Комбинационные схемы (мультиплексоры, сумматоры, дешифраторы, шифраторы).

Комб устр-ва – устр-ва в кот состояние выхода в данный момент времени зависит от сост входа в данный момент времени.

Дешифратор (DC) (декодерами) комб.лог.устр-во для преобраз-я чисел из двоич. с-мы в десятичную. Каждому двоичному числу на входе соот-ет сигнал на определенном выходе деш-ра. Входы дешифратора называют адресными. Соотношение входов (n) и выходов (m): (для полного дешифратора). Для неполного. Дешифратор реализует следующие логические функции. Если вх переменные представить как двоичную форму записи, то логическая единица будет появляться на том выходе номер которого соответствует десятичной форме записи числа. (если выходы инверсные то появится 0)

Шифратор (СD). Комбинационное логич.устр-во для преобраз-я чисел из десятич.с-мы в двоичную.

	y3	y2	y1
x0	0	0	0
x1	0	0	1
x2	0	1	0
x3	0	1	1
x4	1	0	0
x5	1	0	1
x6	1	1	0
x7	1	1	1

Y3=x4+x5+x6+x7; y2=x2+x3+x6+x7; y1=x1+x3+x5+x7

Мультиплексоры. Мультиплексором – комб.устройство для управляемой передачи данных от нескольких источников инф-ции в один вых.канал. единств выход соед с 1 информ.входом в соответствии с кодом адреса. (n – адр вх. m-Инф.вх.) Если x=0 , y=0, т.е. код адреса 00, F=A; x=0 , y=1, 01, F=B; x=1 , y=0, 10, F=С; x=1 , y=1, 11, F=D. Функция описывающая работу мультиплексора:

. A,B,C,D – инф-нные входы, x,y – адресные. Мультиплексоры

нашли применение в устройствах отображения информации и в различных микропроцессорных устройствах управления.

Сумматоры. Сумматор – это устройство для сложения двоичных слов. Правило сложение двоичных чисел: сложение осуществляется поразрядно

от младшего разряда к старшему. В младшем разряде вычисляется сумма младших разрядов слагаемых А₁ и В₁. Эта сумма может быть записана однозначным числом S₁, либо двухзначным числом P₁ S₁ (Р-перенос; S-сумма). В следующих разрядах находится сумма разрядов слагаемых А_i и В_i, причем если Р_i–1=1, то к данной сумме добавляется еще перенос. Одноразрядный сумматор состоит из 2^х комбинационных схем: одна для формирования S_i, другая для формирования Р_i. Многоразрядный сумматор строится на основе одноразрядных и выпускаются в виде ИМС.(а) Полусумматором – комбинационное устройств, которое отличается от одноразрядного сумматора отсутствием сигнала Р_i–1. Полусумматоры выпускаются в виде ИМС.

11.Последовательносьные схемы. Примеры. (асинхронный rs - триггер. Синхронные триггеры).

Последовательностные схемы должны содержать элементы памяти. Простейшей ячейкой памяти яв-ся триггер. Триггер- это уст-во имеющее два устойч-х состояния. Они могут выполнять ф-ции реле или переключателей. При поступлении повторных сигналов на один и тот же вход состояние триггера не изменяется, т.е. при отсутствии внешних воздействий триггер может долго пребывать в одном из двух устойчивых состояниях. Поступивший входной сигнал может перевести триггер из одного устойчивого состояние в другое. Рассмотрим простейший асинхронный RS-триггер (R–Reset, S–Set).

Асинх-ным триггер наз-ся потому что переходит в новое состояние немедленно после поступления вх сигнала. Логическое урав-е работы асинхр-го RS-триггера Q_t+1=RS v RQ_t=R(S v Qt); Q_t+1—вых логич сигнал после поступления вх сигнала; Qt—вых логич сигнал до поступления вх сигнала. Описание работы представим в виде графосостоянием. Состояние Q=0 сохраняется при воздействии R=1, S=0 и R=0 S=0. Если же на схему подействовать набором R=0 S=1,то Q=1 и сохраняет это состояние при R=0 S=0 и R=0 S=1.

RS-триггер на и-не(от помех) на ИЛИ-НЕ(помехи)

Синхронные триггеры имеют дополнительный тактовый вход, на который подаются положительные тактовые импульсы. Он воспринимает информацию только при наличии тактового импульса и переходит в новое состояние в момент среза тактового импульса. Наиболее универсальным яв-ся JK – триггер.В отличие от RS – триггера у JK – триггера при вх сигнале J=K=1 начальное состояние триггера меняется на противоположное. Логическое уравнение JK- триггера Q_t+1=JQ_t v KQ_t

Графпереход для JK-тригера.

На основе JK – триггера строят другие триггеры.

Синхронные RS – триггеры. Если J=S, а K=R, то этот триггер превращается в RS – триггер, сохраняется тактовый сигнал «С».

Т-триггерпо каждому такту изменяет своё логическое состояние на противоположное при единице на входе Т, и не изменяет выходное состояние при нуле на входе T. Т-триггер часто называют счётным триггером. Т-триггер может строиться как на JK, так и на D-триггерах. Можно создать на базе JK-триггера Т-триггер, объединяя входы J =К=1. Наличие в D-триггере динамического С входа позволяет получить на его основе T-триггер. При этом вход D соединяется с инверсным выходом, а на вход С подаются счётные импульсы. В результате триггер при каждом счётном импульсе будет переключаться в противоположное состояние.

Т-триггер часто применяют для понижения частоты в 2 раза, при этом на Т вход подают единицу, а на С — сигнал с частотой, которая будет.

D-триггер запоминает состояние входа и выдаёт его на выход. D-триггеры имеют, как минимум, два входа: информационный D и синхронизации С. информация на выходе остаётся неизменной до прихода очередного импульса синхронизации. Помимо счетного С и информационного D входов, триггер снабжен асинхронными ус­тановочными R и S входами. Установочные входы приоритетны. Они устанав­ливают триггер независимо от сигналов на входах С и D. D-триггер можно образовать из любых RS- или JK-триггеров. В нем .

-асинх. синх