2. Цикл шины центрального процессора вм86

Командный цикл процессора по отношению к системной магистрали можно представить состоящим из циклов шины для обмена данными между ЦП и другими устройствами, подключаемыми к общей шине (ОШ), и тактов, выполняемых в ЦП по преобразованию адресов и данных внутри ЦП, а ОШ во время их выполнения находится в пассивном (отключенном) состоянии.

Продолжительность цикла шины для ВМ86 составляет 4 такта Т1-Т4 плюс неопределенное число тактов ожидания Tw, если время доступа к устройству для операций чтения и записи не обеспечивается длительностью цикла шины, а для старших моделей - два такта.

Таким образом, командный цикл процессора по отношению к интерфейсу ввода-вывода можно представить в виде: первый цикл шины - чтение команды, холостой такт для вычисления в ЦП исполнительного адреса, второй цикл шины - чтение операнда, два холостых такта на выполнение операции в ЦП и цикл шины записи результата.

На рисунке 6.3 приведены временные диаграммы циклов чтения и записи. В такте Т1 на локальную шину адреса/данных МПр всегда выдается адресная информация, а контроллер шины ВГ88 (КШ) выдает сигнал ALE, по срезу которого адрес фиксируется в регистре-защелке RgA ИР82. В такте Т2 происходит переключение направления работы канала адреса/данных, т.е. адрес снимается и из ЦП выдается номер регистра кодового сегмента по линиям адреса А17-16 и формируется сигнал DEN для разрешения выходов из Z-состояния ШФ для выдачи или приема данных. При чтении во втором такте КШ формирует сигнал ~RD. Передача данных происходит в тактах Т3 и Т4. В такте Т3, если времени цикла шины достаточно для доступа к памяти или ПУ, данные помещаются на МД, и в такте Т4 ЦП принимает данные в приемник, а КШ снимает сигнал ~RD и DEN. Приемник данных в ЦП определяется кодом команды и микропрограммой командного цикла процессора.

П ри записи в такте Т1 выполняются те же действия, что и при чтении. В такте Т2 ЦП выставляет данные для записи и удерживает их до такта Т4. В такте Т3 КШ формирует сигнал ~WR, а в Т4 снимает его и сигнал DEN для запрещения ШФ. Сигнал DT/~R при чтении имеет низкий уровень, а при записи высокий и определяет направление передачи данных через ШФ.

МУ ЦП позволяет управлять длительностью цикла шины при выдаче и приеме данных по МД. Для этого в ЦП служит вход READY (готовности ЦП или готовности данных). Если к началу такта Т4 сигнал READY не поступил в ЦП, то он между тактами Т3 и Т4 вводит такты ожидания Tw, а в такте Tw выполняются те же действия, что и в такте Т3. Таким образом увеличивается время доступа к памяти или ПУ на время, кратное одному такту. Для реализации данной процедуры устройство, к которому осуществляется обращение, должно формировать сигнал готовности данных, который подается на вход RDY генератора импульсов (ГИ) ГФ84А, а в ответ на него ГИ формирует сигнал READY для ЦП.

На временной диаграмме также показаны сигналы опережающей записи в память и ПУ. Они выполняют те же функции, что и сигналы ~WRM и ~WRIO, но выдаются на один такт синхронизации раньше.

В зависимости от типа используемого интерфейса и модели ЦП (структуры ЦП) выделяют и различное количество типов цикла шины. Например, для шины ISA существует 4 индивидуальных типа циклов:

• доступ к ресурсу при обмене данными между ЦП и другими устройствами;

• прямого доступа к памяти (ПДП), если контроллер ПДП является задатчиком для выполнения обмена между памятью и ПУ;

• регенерации для регенерации динамической памяти;

• захвата шины от внешнего модуля, чтобы стать задатчиком (ведущим) на шине.

Структурно циклы отличаются по типу задатчиков на шине и видами ресурсов доступа к ней, а внутри - продолжительностью цикла.

Для цикла доступа к ресурсу существует 3 вида циклов:

• цикл с 0 тактов ожидания: самый короткий цикл для организации пакетного доступа к памяти при расслоении обращений ОП;

• нормальный цикл, не требующий формирования сигнала готовности данных;

• удлиненный цикл с формированием сигнала готовности данных.

В циклах ПДП и регенерации существует два вида циклов: нормальный и удлиненный.

В старших моделях центральных процессоров нормальный цикл шины включает два такта, а удлиненный цикл организуется аналогично ЦП ВМ86 путем многократного повторения такта Т2 до формирования сигнала готовности данных RDY. При этом количество различных типов циклов шины резко возрастает, что связано с использованием оперативной памяти с расслоением обращений с конвейеризацией доступов, наличием внутренней и внешней КЭШ памяти и другими особенностями структуры процессоров.