Динамические запоминающие устройства rdram.
RDRAM (RAMBUS DRAM)
Он существенно отличается от SRAМ и SDRAM. Существует три
основных отличия:
1. увеличение тактовой частоты за счет сокращения разрядности шины
2. одновременная передача номеров строки и столбца
3. увеличение количества банков для усиления параллелизма.
Для увеличения надежности передачи и уменьшения амплитуды сигналов в RAMBUS введено псевдодифференциальное кодирование (для всех шин используется одна стандартная шина, играющая роль эталона, по которому передатчики сверяют свои выходные сигналы. Всего RAMBUS содержит 30 проводов для передачи данных и управляющих команд при 35 ножках) Помимо 17 линий используется 6 проводов для контроля и адресации чипов памяти. Также используются четырехуровневые кодировки, которые позволяют в одном запоминающем элементе хранить 2 бита. Структурно RAMBUS можно представить следующим образом:
Взаимодействие оперативной памяти и процессора.
Процесс взаимодействия с ОП не напрямую, а через контроллер,
подключенному к системной шине процессора, причем механизм обращения к портам ввода-вывода и к ячейкам ОП с точки зрения процессора идентичен.
Процессор сначала выставляет на адресную шину требуемый адрес, а в следующем такте уточняет тип запроса. Обработка запросов процессора возлагается на чип (северный мост). Когда процессору необходимо прочитать содержимое ячейки памяти, он, дождавшись освобождения шины, через механизм арбитража захватывает шину в свое владение (это занимает такт). Еще один такт уходит на уточнение типа запроса. Независимо от размера читаемой ячейки длина запроса, как правило, равна длине строки кэш-памяти. Структурно взаимодействие можно представить следующим образом:
В состав серверного моста входит контроллер шины процессора, который, получив запрос от процессора, в зависимости от ситуации передаёт его либо к соответствующему контроллеру, либо ставит в очередь запросов. Если запрос попал в контроллер памяти, то в течение одного такта он декодирует полученный адрес в физический номер строки и столбца ячейки и передаёт его модулю памяти. В зависимости от архитектуры контроллера памяти, он работает с памятью либо только на частоте системной шины (синхронный контроллер), либо поддерживает память любой другой частоты (асинхронный контроллер).
Синхронный контроллер обеспечивает обмен между процессором и памятью сразу по готовности вводимых/выводимых данных. В случае синхронного контроллера необходимо использовать буфер. Контроллер шины, получив от контроллера памяти уведомление о том, что читаемые данные готовы, дожидается освобождения шины и передаёт их процессору (в кэш) в пакетном режиме. При этом, в зависимости от типа шины, за 1 такт может передаватьсяот1 до 4-х порций данных.
Программируемые логические матрицы и программируемые матрицы логики.
У PROM матрица «и» полная. Она не программируется, она задана.
Программируется только «или».
PLA (m, q, n)
PLA (16, 18, 8)
Для PAL характерно то, что программируется только матрица «и», а матрица«или» не программируется. Термы разбиты на группы и в соответствующих группах они объединяются элементом «или».В PAL упрощение матрицы «или» позволило добавить в структуру цепи обратной связи и выходные буферы, что качественно изменяет элемент. Выходные буферы представляют собой программируемые макро ячейки, которые определяют PAL. Макро ячейки могут включать выходной инвертор с тремя состояниями, триггеры различного типа, вентили и другие элементы. Макро ячейка может быть комбинационная (без памяти) либо регистровая (с памятью), без обратной связи и с обратной. Путём программирования управлять ячейкой можно либо внешними сигналами(CLK, Reset, OE), либо внутренними сигналами, которые формируются в матрице «и».Упрощённую структуру макро ячейки можно представить следующим образом:
