- •Дешифраторы и демультиплексоры.
- •Мультиплексоры.
- •Универсальные логические модули на мультиплексорах.
- •Приоритетные шифраторы.
- •Клавиатурные шифраторы.
- •Преобразователи кодов и принципы их проектирования.
- •Сдвигатели и принципы их проектирования.
- •Цифровые компараторы.
- •Мажоритарные элементы
- •Схемы контроля по модулю два.
- •Схемы контроля на основе кодов Хэмминга.
- •Схемы контроля на основе циклических кодов. Кодирующие устройства:
- •Схемы контроля на основе циклических кодов. Декодирующие устройства.
- •Одноразрядные комбинационные сумматоры.
- •Многоразрядные комбинационные сумматоры с последовательным и параллельным переносом.
- •Сумматоры с групповой структурой с последовательным и цепным переносом.
- •Сумматоры с групповой структурой с параллельным переносом.
- •Многоразрядные комбинационные сумматоры с условным переносом.
- •Принципы организации и классификация арифметико-логических устройств эвм.
- •Асинхронные и синхронные rs–триггеры.
- •Двухступенчатые триггерные схемы.
- •Триггеры с динамическим управлением (управление по фронту.)
- •Триггеры с внутренней задержкой.
- •Параллельные (статические) регистры и регистровые файлы.
- •Регистры сдвига(последовательные).
- •Универсальные регистры.
- •Асинхронные двоичные счетчики.
- •Синхронные двоичные счетчики.
- •Двоичные счетчики с произвольным коэффициентом счета (с модификацией межразрядных связей).
- •Двоичные счетчики с произвольным коэффициентом счета (с управляемым сбросом).
- •Счетчики с недвоичной системой счисления (в коде 1 из n).
- •Счетчик Джонсона.
- •Понятие об эквивалентных микрооперациях и обобщенном операторе.
- •Структурная организация и проектирование операционных автоматов типа і.
- •Структурная организация и проектирование операционных автоматов типа м.
- •Структурная организация и проектирование операционных автоматов типа iм.
- •Принципы построения устройств управления с «жесткой логикой».
- •Принципы построения устройств управления с «программируемой логикой».
- •Основные параметры и классификация запоминающих устройств эвм.
- •Основные структуры адресных зу. Структуры зу 2d и 3d.
- •Основные структуры адресных зу. Структура зу 2dm.
- •Статические запоминающие устройства (sram).
- •Динамические запоминающие устройства (dram).
- •Динамические запоминающие устройства fpm dram, edo dram и bedo dram.
- •Синхронные динамические запоминающие устройства sdram, ddr sdram и ddr2 sdram.
- •Динамические запоминающие устройства rdram.
- •Взаимодействие оперативной памяти и процессора.
- •Программируемые логические матрицы и программируемые матрицы логики.
- •Сложные программируемые логические устройства (cpld).
- •Состав и функции макроячеек имс архитектуры cpld.
- •Базовые матричные кристаллы (вентильные матрицы).
- •Архитектура программируемых пользователем вентильных матриц (fpga).
- •Состав и функции конфигурируемых логических блоков и логических элементов плис архитектуры fpga.
- •Состав и функции элементов ввода-вывода плис архитектуры fpga.
- •Характеристики системы коммутации плис архитектуры fpga.
Преобразователи кодов и принципы их проектирования.
Предназначены для перевода двоичных чисел из одной формы в другую.
Для проектирования преобразований составим ТИ, а затем получим
необходимое уравнение и реализуем его. Построим преобразователь двоичного
позиционного кода в код Грея.
Сдвигатели и принципы их проектирования.
Сдвигатели – операционные узлы, которые выполняют передачу входных
слов на выход со сдвигом вправо или влево на нужное количество разрядов.
Рассмотрим схему однобайтного сдвигателя, который выполняет сдвиг
входного слова влево или вправо на 1 разряд:
Цифровые компараторы.
Они определяют отношение между двумя словами. Для того чтобы
реализовать компаратор со всеми отношениями, достаточно реализовать только
отношение => или =<, а остальное выразить через них.
СХЕМЫ СРАВНЕНИЯ НА РАВЕНСТВА (НЕРАВЕНСТВА).
Строятся на основе поразрядных операций над одноимёнными разрядами
обоих слов. Слова равны, если равны все одноимённые их разряды; слова неравны,
если имеется отличие хотя бы в 1-м разряде.
СХЕМЫ СРАВНЕНИЯ НА БОЛЬШЕ (МЕНЬШЕ)
Мажоритарные элементы
Их задача произвести “голосование” и передать на выход величину,
соответствующую большинству.
Мажоритарный элемент может иметь только нечётное число входов (3 или 5).
Рассмотрим функционирование 3хканального мажоритарного элемента:
Если необходимо осуществлять контроль многоразрядных схем, то такие
мажоритарные элементы необходимо ставить в каждый разряд.
Для надежности работы устройств предъявляют высокие требования к
надёжности мажоритарного элемента.
Схемы контроля по модулю два.
СХЕМЫ КОНТРОЛЯ СУММЫ ПО МОДУЛЮ 2 (⊕ ) .
При этом способе каждое слово снабжается битом контроля, значение
которого определяется так, чтобы сумма по модулю 2 была чётной или
нечётной.
Контроль ⊕ эффективен там, где вероятность одиночной ошибки
намного больше, чем двойной (групповой) и т.д.
Схемы контроля ⊕ реализуются в виде схем свёртки, при этом, если
осуществляется параллельная передача, то схемы свёртки имеют
пирамидальную структуру; если последовательная, то удобна цепочечная
схема.
Схемы контроля на основе кодов Хэмминга.
Если обнаруживается двойной, добавляется бит четности. При
использовании кодов Хемминга необходимо иметь кодирующее и
декодирующее устройства.
Контрольные разряды: 1,2,4,8,16…
Кодирующее устройство – определ. контрольных разрядов.
В схеме есть декодер, в который поступает кодовая комбинация.
Схемы контроля на основе циклических кодов. Кодирующие устройства:
Схемы контроля на основе циклических кодов (полиномиальные счетчики).
Циклические коды используются при записи информации на магнитный
носитель, оптические диски обмена информацией через порт.
k, n, m=n-k.
Кодирующие устройства:
Все известные кодирующие устройства для любых типов циклических кодов, выполняющиеся на решётках сдвига, можно свести к двум типам схем:
1) схемы первого типа вычисляют значения проверочных символов как линейные комбинации информационных символов, т.е. они построены на использовании основного свойства систематических кодов.
Кодирующее устройство строится на основе k-разрядного регистра сдвига.
Выходы ячеек памяти подключаются к SM по mod 2 в цепи обратной связи в
соответствии с видом генератора многочлена.
Деление производится следующим образом:
Ключ k находится в положении 1. За k-тактов заполняется регистр. По истечении k-тактов ключ переключается в положение 2. С каждым последующим тактом на выходе будет выдаваться информация, а на входе формироваться проверочные биты. За n-k последовательных тактов будут
сформированы контрольные проверочные разряды. Эта информация выталкивается и заполняется новой, нет задержки во времени.
схемы второго типа вычисляют значения проверочных символов путём
непосредственного деления a(x)xm на образующий многочлен g(x)