8.Временная диаграмма работы шины (циклы чтения)

CLK – тактирующий сигнал.

Адрес на ША поступает с задержкой, т.к. необходимо некоторое время для срабатывания всех линий шины.

Для выполнения операции чтения каждому МП необходимо некоторое определенное количество тактов (в данном случае требуется четыре такта).

При подключении периферийных устройств необходимо иметь в виду, что оно может иметь до сотни внутренних регистров (в зависимости от сложности ПУ).

Цикл чтения:

1. По фронту CLK (1-ый такт), с задержкой, на ША устанавливается адрес ячейки.

2. По фронту 2-го такта в активное состояние (низкий уровень) переходит сигнал чтения (MEMRD) и удерживается некоторое время. MEMWR не изменяется.

3. На ШД по спаду 2-го такта открываются выходные буферные элементы.

4. По спаду 4-го такта осуществляется чтение данных.

10. Подключение портов ввода/вывода

Дешифратор адреса выдает стробирующий сигнал для устройств ввода/вывода и на ШД поступают нужные данные. В зависимости от сложности периферийного устройства, количество регистров изменяется.

11. Сигналы управления с сигналом готовности

READY – сигнал готовности, реализующий обратную связь медленных устройств памяти и ввода/вывода с ЦП. Он может формироваться как внутренне (в устройстве), так и внешне.

14.Ч

notREADY

тение:

CLKOUT

Счетчик

EN

RD

15. Сигналы управления с совмещенным сигналом MEM/IO

Введением информационного сигнала MEM/IO обеспечивается сокращение стробирующих сигналов. Этот сигнал информирует ЦП о том, будет использоваться память или устройства ввода/вывода. Он имеет три состояния (третье состояние лежит вне пределов нуля и единицы).

17. Сигналы управления с совмещенными сигналами MEM/IO и RD/WR

RD/WR – информационный сигнал с тремя состояниями, определяет выбор операции чтения или операции записи.

STB – стробирующий сигнал.

20. Временная диаграмма работы шины с совмещенными шинами адреса и данных

ALE – стробирующий сигнал. Высокий уровень данного сигнала говорит о том, что на совмещенной шине адреса и данных (ШД/ША low) выставлен адрес, который необходимо зафиксировать в буфере.

24. Пример подключения внешней памяти данных и памяти программ

На рисунке представлен пример Гарвардской архитектуры с разделением пространств памяти программ и данных.

Помимо Гарвардской МПС могут строиться согласно Принстонской архитектуры, где пространства программ и данных не разделяются.

(15-Структура 16-ти разрядных микропроцессоров)

1.Структура 16-и разрядных ЦП

Основные характеристики:

1. Длина слова -16бит (слово)

2. Адресуемое пространство памяти –64К байта и более

3. Операционные блок с аккумулятором или без него (шин стало больше, увеличилась степень интеграции)

4. Равенство длинны слова и разрядность АЛУ, аккумулятора, регистров. Данная характеристика условна, однако разрядность указанных элементов должна быть не меньше разрядности микропроцессора.

5. Архитектура процессора без аккумулятора

Появление второй внутренней шины данных позволяет снабдить АЛУ сразу двумя операндами без занесения одного из них в аккумулятор. В данном случае аккумулятор имеет условное значение и расценивается как ячейка памяти.

При такой архитектуре ЦП можно выполнять действия как с операндами в РОН, так и с операндами во внешней памяти. Если операнды находятся в РОН, то результата по внутренней шине возвращается в РОН.

Производительность процессора может возрасти в два раза, если иметь дело только с РОН. Увеличение производительности происходит за счет наличия второй внутренней шины.

Способы выполнения операций:

1. ADD {src1},{src2},{dst|POHy}

2. способ реализации:

LDPOHx,{src1} //загрузка первого операнда в РОНх, загрузка в РОН необходима, т.к. только одна внутренняя шина данных соединена с внешней

ADDPOHx,{src2} //сложение ячейки памяти с РОНх, результат в РОНх

ST{dst|POHy},{POHx} // сохранение результата в РОНу или в ячейку памяти dst

1. SUB {src},{POHx},{dst|POHy}

2. способ реализации:

SUB{POHx},{src} //вычитание из РОНх ячейки памяти

ST{dst|POHy},{POHx}

Способы выполнения операций:

1. ADD {POH1},{POH2},{dst|POHy}

2. способ реализации:

ADD{POH1},{POH2} // результата в РОН1

ST{dst|POHy},{POH1}

1. SUB {POHx},{src},{dst|POHy}

2. способ реализации:

SUB{POHx},{src}

ST{dst|POHy},{POHx}

Архитектура процессора с аккумулятором

Количество выполняемых команд (для выполнения одной операции) можно еще больше сократить за счёт дополнительной внутренней шины данных:

Результат всегда попадает в аккумулятор.

За счет наличия двух групп шин (чтения и записи). В случае завершения операции запись выполняется независимо. Появляется возможность распараллеливания процесса вычислений. Как результат повышается производительность.

MUX – мультиплексор.

Способы выполнения операций:

1. ADD {src1},{src2},{dst|POHy},{src3}

2. способ реализации:

LD{POHx},{src1}

ADD{POHx},{src2},A //сложение ячейки памяти с РОН, результата в аккумулятор

ST{dst|POHy},A

||ADD{POHx}{src3},A

ST{dst|POHy},A

Значок «||» обозначает параллельное выполнение двух операций, но следует иметь параллельный доступ к памяти. Нельзя производить одновременные действия с одной и той же ячейкой памяти.

1. SUB {src},{POHx},{dst|POHy}

2. способ реализации:

SUB{src},{POHx},A

ST{dst|POHy},A//эти операции нельзя выполнить параллельно, т.к. ST нужен результат SUB

Возможности выполнения параллельных инструкций:

1. LD || {MAC, MAS}

2. ST || {MPY, MAC, MAS}

3. ST || {ADD, SUB, LD}

LD – загрузка

ST – сохранение

MAC – умножение с накоплением

MAS – умножение с вычитанием

MPY – умножение

ADD – сложение

SUB – вычитание

15-Структура 8-ми разрадных микропроцессоров