- •2. Системное по
- •9. Уровень автоматического распараллеливания (4-й уровень)
- •8.Временная диаграмма работы шины (циклы чтения)
- •10. Подключение портов ввода/вывода
- •1.Структура 8-ми разрядных цп
- •1.Общая структура цсп процессоров
- •8.Гарвардская архитектура цсп
- •9.Архитектура с5510(общий вид)
- •13.Свертка для с5510
- •19.Ресурсы памяти c5510
- •14.Временная диаграмма работы асинхронного интерфейса
- •24.Работа основного конвейера с5510
- •25.Определение секций данных для языка с
- •28.Дополнительные функции работы с памятью
- •1.Основы управления энергопотреблением
- •4.Регистр управления холостым ходом микропроцессора с55хх
- •5.Способы отключения
- •10. Автоматическая система управления энергопотреблением (apm)
- •11.Система фазовой подстройки частоты (pll)
- •Глобальное разрешение прерываний в с5510
- •Действия при возникновении прерывания
- •1.Структура связи dma с памятью/периферией
- •3.Прямой доступ к памяти
- •4.Прямой доступ к памяти
- •5.Ресурсы, регистры канала контроллера dma
- •6.Ресурсы, регистры канала контроллера dma
- •Описание пропускной способности dma
- •10.6 Шагов программирования dma1
- •17.Конфиг.Структура dma
- •19.Программирование адресов источника и приемника
- •1.Основное место расположения McBsp в системе
- •3.Структурная схема McBsp
- •4.Структурная схема McBsp(продолжение)
- •5.Определения бита и слова
- •6.Определение кадра
- •7.Формат данных передаваемых кодеком aic23
- •16.Многоканальность McBsp
- •22.Сортировка принимаемых каналов
10.6 Шагов программирования dma1
Включить необходимые заголовочные файлы
#include <csl.h>
#include <csl_DMA.h> - содержит определения макросов DMA
17.Конфиг.Структура dma
Таблица формируется на основании 8.
Всего конфигурационная структура содержит 11 регистров.
DMA_DMACSDP_DST_DARAM, DMA_DMACSDP_SRC_DARAM – источник и приемник расположены в DARAM
DMA_DMACSDP_DATATYPE_16BIT – будут передаваться 16-ти битные данные
DMA_DMACCR_DSTAMODE_POSTINC, DMA_DMACCR_SRCAMODE_POSTINC – постоянный инкремент источника и приемника
DMA_DMACCR_REPEAT_ALWAYS – включено повторение конфигурации
DMA_DMACCR_AUTOINIT_ON – включена автоинициализация
DMA_DMACCR_PRIO_HI – приоритет
DMA_DMACCR_FS_ENABLE – необходимость реакции на сигнал синхронизации
DMA_DMACCR_SYNC_NONE – тип сигнала синхронизации (нет)
DMA_DMACICR_BLOCKIE_ON – генерация прерывания по завершении блока включена
DMA_DMACICR_LASTIE_OFF – прерывание по завершению всей передачи
DMA_DMACICR_FRAMEIE_OFF – прерывание по принятию кадра
DMA_DMACICR_FIRSTHALFIE_OFF – прерывание по принятию первой половины кадра
DMA_DMACICR_DROPIE_OFF - прерывание при остановке
DMA_DMACICR_TIMEOUTIE_OFF – прерывание при таймауте
19.Программирование адресов источника и приемника
По умолчанию компилятор единицей размерности адреса назначает слово, DMA же ожидает байтный доступ, поэтому выполняется сдвиг влево на 1.
22-McBSP
1.Основное место расположения McBsp в системе
В ЦП время на обработку данных достаточно мало. Наличие буферов обеспечивает увеличение этого времени. Время на обработку станет равным времени заполнения буфера.
В ЦП сигнал, поданный на вход системы, может быть просто скопирован в выходную ветвь из входной либо из входной ветви отправлен на фильтрацию/сложение с синусоидой.
RCVCHAN и XMTCHAN – каналы контроллера DMA.
При передаче данных осуществляется их преобразование из параллельной формы в последовательную, при приеме – наоборот.
2.McBSP <-> Кодек интерфейс
Кодек представляет собой совмещенные АЦП (аналогово-цифровой преобразователь) и ЦАП (цифро-аналоговый преобразователь). Применяется в основном для обработки аудиосигналов.
CLKR и CLKX – сигналы синхронизации каждого бита на принимающей и предающей стороне McBSP.
FSR FSX – сигналы синхронизации кадров на принимающей и передающей стороне McBSP.
3.Структурная схема McBsp
Управление многоканальностью обеспечивает включение/выключение 128 каналов. Эти каналы могут включены/выключены независимо друг от друга.
RBR – буферизированный регистр (имеется только в принимающей линии).
RSR, XSR – сдвиговые регистры в принимающей и передающей линиях соответственно.
DXR – регистр передачи данных.
DRR – регистр приема данных.
Схема тактирования выполняет генерацию сигналов CLKX и CLKR, а схема управления кадром – сигналов FSX и FSR.
Когда осуществляется копирование из RBR в DRR формируется прерывание RINT и происходит событие REVT, которые сигнализируют о том, что в регистре DRR находятся доступные данные. Тот же механизм работает и при копировании данных из DXR в XSR – происходит прерывание XINT и формируется событие XEVT.