- •1. Основные параметры и характеристики логических элементов
- •2. Сравнительная оценка базовых логических элементов
- •3. Системы обозначений отечественных и зарубежных имс
- •4. Типы корпусов микросхем
- •5. Условные графические обозначения микросхем
- •6. Основы булевой алгебры
- •7. Аксиомы и законы булевой алгебры
- •8. Формы представления логических функций
- •9. Кнф, днф, сднф, скнф. Функционально полные системы логических функций
- •14.Метод минимизации Квайна и Мак-Класки.
- •15. Метод минимизации Квайна и Мак-Класки. Получение мкнф функции.
- •17 Комбинационныеустройства:Определение.Методика проектирования
- •18. Шифраторы
- •2.8. Дешифраторы
- •22. Преобразователи кодов
- •24. Мультиплексоры
- •25. Мультиплексорное дерево
- •26. Построение логических функций на мультифлексорах
- •27. Демультиплексоры
- •28. Сумматоры
- •30. Полусумматор
- •31. Многоразрядные двоичные сумматоры
- •33.Цифровые Компараторы
- •35 . Пороговые схемы, мажоритарные элементы
- •40.Реализация шифраторов, дешифраторов, мультиплексоров и демультиплексоров на плм.
- •41.Назначение и базовая структура пмл
- •42.Назначение и базовая структура бмк.
- •44. Триггеры: определение, общая структура кбя дбя, классификация по способу записи информации
- •46. Регистры
- •47. Функционирование регистров хранения. Схемы и условное графическое обозначение регистров хранения
- •48. Функционирование, схемы и условное графическое обозначение регистров сдвига
- •49. Счетчики
- •50. Последовательные счетчики
- •51. Параллельные счетчики.
- •52. Вычитающие и реверсивные синхронные двоичные счетчики
- •53. Синтез декадных синхронных счетчиков
- •54. Синтез синхронных двоичных счетчиков с переменным коэффициентом счета
- •55. Кольцевые счетчики
- •56. Определение генераторов кодов. Синтез генераторов кодов на основе счетчиков
- •57. Синтез генераторов кодов на основе сдвиговых регистров.
- •58. Определение делительной частоты. Синтез делителей частоты
- •60. Цифровые запоминающие устройства
- •61. Классификация запоминающих устройств по технологии выполнения и по способу обращения к массиву памяти. Основные параметры зу
- •62. Структура микросхем памяти с произвольной выборкой. Управляющие сигналы
- •63. Статические и динамические озу
- •64. Постоянные запоминающие устройства
- •65.Способы увеличения объема памяти запоминающих устройств
- •67. Основные характеристики цап и ацп
- •68. Цап с матрицей взвешенных коэффициентов
- •69. Цап с матрицей r-2r
- •70. Цап с весовым суммированием выходных сигналов
- •71. Области применения цап
- •72. Ацп времяимпульсного типа
- •73. Ацп с двойным интегрированием
- •74. Ацп параллельного преобразования (прямого преобразования)
- •75. Ацп последовательного счета (развертывающего типа)
- •76. Ацп следящего типа
- •77. Ацп последовательного приближения (поразрядного уравновешивания)
- •78. Классификация и области применения ацп
- •79. Схема выборки и хранения
- •80. Микропроцессор
- •81. Характеристики, достоинства и недостатки cisc-, risc-, vlim-
- •82. Характеристики, достоинства и недостатки Принстонской и Гарвардской архитектурой микропроцессоров.
- •84 Классификация микропроцессоров по функциональному признаку и количеству входящих в устройство бис.
- •85 Структура и состав микропроцессорных систем.
- •86. Системная шина. Шина адреса, шина данных, шина управления, их назначение и разрядность. Мультиплексированная шина адреса-данных.
- •90. Режим Примой доступ к памяти работы микропроцессора
- •91. Способы адресации операндов. Особенности способов адресации
- •92. Формат типовой команды микропроцессора.
- •93. Команды пересылки
- •94. Команды сдвига. Команды сравнения и тестирования.
- •95.Команды битовых операций. Операции управления программой
- •96. Структурная схема, физический интерфейс и условное графическое изображение однокристального микроконтроллера (мк) к1816ве48
- •97. Структурная организация центрального процессора мк к1816ве48
- •98.Организация память программ и данных мк к1816ве48.
- •99. Организация системы ввода-вывода мк к1816ве48
- •100. Организация систем подсчета времени, прерываний и синхронизации мк к1816ве48.
- •101. Средства расширения памяти программ мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •102. Средства расширения памяти данных мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
- •103 . Средства расширенияввода-вывода мк к1816ве48: интерфейс, схемы подключения, временные диаграммы.
35 . Пороговые схемы, мажоритарные элементы
Пороговой схемой изназывается такая комбинационная схема, которая имеетвходов и один выход и реализует функцию, равную 1, только в тех случаях, когда не менеевходных сигналов равны 1. Областью использования пороговых схем является обнаружение сигналов устройств телемеханики, работающие по принципуиз.
Как правило, входные переменные имеют одинаковый вес, поэтому для реализации пороговой схемы их достаточно сложить и сравнить с заданным числом . Технически эта задача реализуется на одноразрядных сумматорах. Так как в сериях микросхем выпускаются четырехразрядные сумматоры, использование которых в качестве одноразрядных неэффективно, их преобразуют в два независимых одноразрядных сумматора (рис. 2.15,б,в).
На рис. 2.16 в качестве примера показана пороговая схема при и. Эта схема реализована на шести независимых одноразрядных сумматорах и одном логическом элементе ИЛИ. Если на вход сумматора подается переменная с весом, то выход суммы имеет также вес, а перенос –. На все три входа каждого независимого сумматора можно подавать только переменные, имеющие одинаковые веса. С помощью сумматоров,и верхней части сумматорапроизводят обычное сложение двоичных чисел. Выходными сигналами этой части схемы являются сигналы, где= 0, 1, 2, 3. Так как– четное число, то переменная, имеющая вес 1, не может оказать влияние на превышение суммы переменных(= 1,2, …, 9) порога, т.е. эту переменную можно исключить из дальнейшего рассмотрения. Таким образом, остались три переменные:– переменная, имеющая вес 4, переменныеи, имеющие вес 2.
Рис. 2.16. Пороговая схема 6 из 9
Очевидно, что порог будет превышен только в двух случаях:
1) если и; 2)и. Поэтому для окончательного построения пороговой схемы надо реализовать функцию, для чего используется вторая часть сумматора. Аналогичным образом можно реализовать любую пороговую схему при сколь угодно большом числе входных сигналов.
Мажоритарным элементом называется пороговая схема с нечетным числом входов , выходной сигнал которой равен 1 только при поступлении на ее входыили большего числа входных сигналов, равных 1. Мажоритарные элементы широко используются в различного рода системах управления при резервировании ее элементов с целью повышения их надежности. Выполнение таких схем на логических элементах приводит к их большой сложности. Более эффективно для этого использовать сумматоры. Пример схемы мажоритарного элемента на 13 входов () приведен на рис. 2.17. Схема выполнена на четырех одноразрядныхи, двух двухразрядныхии одном четырехразрядномдвоичных сумматорах. На один из входов сумматораподан сигнал, равный 1. Тем самым порогизменяется на. Выходной сигнал с весом 8 сумматорабудет равен 1, если семь или большее число входных сигналовпримут значения 1. Таким же способом можно синтезировать любой мажоритарный элемент.
Рис. 2.17. Мажоритарный элемент
40.Реализация шифраторов, дешифраторов, мультиплексоров и демультиплексоров на плм.
Шифратор. Рассмотрим построение шифратора, преобразующего унитарных десятичный код (с отображением десятичной цифры уровнем логической 1 на одной из десяти цепей) в двоичный код 8421. Воспользуемся полученными ранее логическими выражениями
; ;;,
где – входные сигналы,– выходные сигналы (значения разрядов кода 8421).
На рис. 2.23,а показана ПЛМ, реализующая функции шифратора (для упрощения схемы не показаны источник питания и резисторы).
а) б)
в) г)
Рис. 2.15. Типовые цифровые устройства, выполненные на ПЛМ
Дешифратор. Реализацию на ПЛМ рассмотрим на примере дешифратора, преобразующего трехразрядный двоичный код (,,) в унитарный 8-разрядный (,, …,).
Функционирование такого дешифратора определяется следующими логическими выражениями:
, ,,,
, ,,. (2.54)
Настроенная на реализацию данных функций ПЛМ приведена на рис. 2.23,б.
На рис. 2.23,в показана схема мультиплексора с четырьмя входами (,,,). Здесь,– адресные входы;– вход для подачи сигнала разрешения выдачи;– выход.
На рис. 2.23,г приведена схема демультиплексора с четырьмя выходами (,,,). Здесь– вход;,– адресные входы;– вход сигнала разрешения выдачи.